解決信號完整性問題的100條通用設計原則（干貨）
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51. 所有空引線或引腳都應接地。
本文引用地址：http://www.ex-cimer.com/article/201607/293864.htm52. 如果每個電阻都沒有獨立的返回路徑，應避免使用單列直插封裝電阻排。
53. 檢查鍍層以確認阻焊盤在過孔面上不存在交疊;在電源和地平面對應的出砂孔之間都留有足夠的空間。
54. 如果信號改變參考平面，則參考平面應盡量靠近信號平面。如果使用去耦電容器來減少返回路徑的阻抗，它的電容器幷不時最重要的，應選取和設計具有最低回路電感的電容才是關鍵。
55. 如果有大量信號線切換參考平面，就要使這些信號線的過孔彼此之間盡量遠離，而不是使其集中在同一地方。
56. 如果有信號切換參考平面，幷且這些平面間具有相同電壓，則盡量將信號線過孔與返回路徑過孔數(shù)量放置在一起。
No.3減小軌道塌陷
策略---減小電源分配網絡的阻抗。
設計原則：
57. 減小電源和地路徑間的回路電感。
58. 使電源平面和地平面相鄰幷盡量靠近。
59. 在平面間使用介電常數(shù)盡量高的介質材料使平面間的阻抗最低。
60. 盡量使用多個成對的電源平面和地平面。
61. 使同向電流相隔盡量遠，而反向電流相隔盡量近。
62. 在實際應用中，使電源過孔和地平面過孔盡量靠近。要使它們的間隔至少與過孔的長度相當。
63. 應將電源平面與地平面盡可能靠近去耦電容所在的表面處。
64. 對相同的電源或地焊盤使用多個過孔，但要使過孔間距盡量遠。
65. 在電源平面或地平面上布線時，應使過孔的直徑盡量大。
66. 在電源焊盤和地焊盤上使用雙鍵合線可以減少鍵合線的回路電感。
67. 從芯片內部引出盡可能多的電源和地引線。
68. 在芯片封裝時引出盡可能多的電源和地引腳。
69. 使用盡可能短的片內互聯(lián)方法，例如倒裝芯片而不是鍵合線。
70. 封裝的引線盡可能短，例如應使用片級封裝而不是QFP封裝。
71. 使去耦電容焊盤間的布線和過孔盡可能地短和寬。
72. 在低頻時使用一定量的去耦電容來代替穩(wěn)壓器件。
73. 在高頻時使用一定量的去耦電容來抵消等效電感。
74. 使用盡可能小的去耦電容，幷盡量減小電容焊盤上與電源和地平面相連的互連線的長度。
75. 在片子上使用盡可能多的去耦電容。
76. 在封裝中應使用盡可能多的低電感去耦電容。
77. 在I/O接口設計中使用差分對。
No.4減小電磁干擾(EMI)
策略---減小驅動共模電流的電壓;增加共模電流路徑的阻抗;屏蔽濾波是解決問題的快速方案。
設計原則：
78. 減小地彈。
79. 使所有布線與板子邊緣的距離應至少為線寬的5倍。
80. 采用帶狀布線。
81. 應將告訴或大電流器件放在離I/O接口盡可能遠的地方。
82. 在芯片附近放置去耦電容來減小平面中高頻電流分量的擴頻效應。
83. 使電源平面和地平面相鄰幷盡可能接近。
84. 盡可能使用更多的電源平面和地平面。
85. 當使用多個電源平面和地平面對時，在電源平面中修凹壁幷在地平面的邊沿處打斷接過孔。
86. 盡量將地平面作為表面層。
87. 了解所有封裝的諧振頻率，當它與時鐘頻率的諧波發(fā)生重疊時就要改變封裝的幾何結構。
88. 在封裝中避免信號在不同電壓平面的切換，因為這會產生封裝諧振。
89. 在封裝中可能出現(xiàn)諧振，就在它的外部加上鐵氧體濾波薄片。
90. 在差分對中，減少布線的不對稱性。
91. 在所有的差分對接頭處使用共模信號扼流濾波器。
92. 在所有外部電纜周圍使用共模信號扼流濾波器。
93. 選出所有的I/O線，在時序預算要求內使用上升時間最少的信號。
94. 使用擴頻時鐘發(fā)生器在較寬的頻率范圍內產生諧波，幷在FFC測試的帶寬范圍內減少輻射能量。
95. 當連接屏蔽電纜時，保持屏蔽層與外殼良好接觸。
96. 減少屏蔽電纜接頭至外殼的電感。在電纜和外殼屏蔽層之間使用同軸接頭。
97. 設備支座不能破壞外殼的完整性。
98. 只在互連時才能破壞外殼的完整性。
99. 使開孔的直徑遠小于可能泄露的最低頻率輻射的波長。使用數(shù)量多而直徑小的開孔比數(shù)量少而直徑大的開孔要好。
100. 導致產品交期Delay就是最昂貴的規(guī)則。
Eric Bogatin，于1976年獲麻省理工大學物理學士學位，并于1980年獲亞利桑那大學物理碩士和博士學位。目前是GigaTest實驗室的首席技術主管。多年來，他在信號完整性領域，包括基本原理、測量技術和分析工具等方面舉辦過許多短期課程，培訓過4000多工程師，在信號完整性、互連設計、封裝技術等領域已經發(fā)表了100多篇技術論文、專欄文章和專著。
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