一種帶失調自校正運放的電流采樣電路設計

摘要：本文介紹了一種應用在電源管理芯片中帶失調自校正運放的電流采樣電路設計。相對于傳統的運放失調消除技術，本失調自校正運放設計無需開關電容相關技術，可節(jié)省一定的芯片面積，通過在芯片啟動時自動校正輸入失調，并將校正位鎖存。之后，由于運放零失調，可大大提高所述電流采樣電路的精度。該技術已經成功應用在數款電源管理芯片中，量產測試結果表明，采用該電路的電流采樣精度小于0.2%。

引言

　　失調電壓是高性能CMOS電路設計中需要考慮的一個重要參數^[1]。在實際的信道中，電路的失調電壓主要是由制造工藝的不確定性和封裝后的機械壓力引起的。如運放的失調電壓大小，主要是由輸入輸出級差動對的差異決定^[2-3]。同時，差分輸入信號本身也可能含有失調電壓。失調電壓在一定程度上決定了產品的性能或成品率。電流采樣電路必然存在運放，由于運放失調的存在，使電流采樣的精度難以提高。

1 失調消除技術

　　當不采用校準技術時，一個好的CMOS模擬電路在遵循版圖設計規(guī)則的情況下，失調電壓通常在正負10mV范圍內。加大輸入輸出級差動對的尺寸可以減小失調電壓，但這樣設計的結果會使輸入輸出電容變得過高，嚴重地降低了電路的速度，同時也會明顯加大版圖尺寸。因此，很多高精度系統需要用電子學方法來消除失調，即在電路設計時就加入失調電壓消除設計。

　　目前，用于減小運放失調電壓的技術主要有三種：斬波技術(CHS)、自動調零技術(CAZ)以及相關雙采樣技術(CDS)^[1]。但是斬波技術會導致運放增益下降且輸入、輸出調制器的延遲也應該做到與主放大器的延遲完全匹配;自動調零技術和相關雙采樣技術則需要獨立的兩個步驟，一是對運算放大器的噪聲和輸入失調電壓進行采樣，二是把含有噪聲和失調電壓的運算放大器的輸入端或者輸出端瞬間減去這部分不理想電壓，其主要適用于開關電容電路，不適合連續(xù)電路應用，如電源管理電路中需持續(xù)采樣電路中的電流^[4]。

　　為了克服現有技術缺陷，本文給出了一種在電路啟動階段便有效消除失調電壓的設計方法，從而使之在電路正常工作時一直保持零失調狀態(tài)。即電流采樣電路在工作時，其運放一直處于“零”失調狀態(tài)，從而大大提高采樣精度。

2 電路分析與設計

2.1 整體電路分析

　　如圖1所示，整個電流采樣功能模塊包含了偏置電路(為了使圖看起來簡單，用理想電流源代替)、電流采樣支路、核心運放CS_OTA、共源共柵電流鏡部分中的運放otan、比較器comp和數字部分(含計數器)等功能模塊。

　　如圖1所示，芯片啟動時，自動進入校正模式，數字部分輸出節(jié)點cal_mode的電壓Vcal_mode=1, 輸出節(jié)點cal_done的電壓Vcal_done=0(cal為校正計算calculation的縮寫)，校正計算位b[4:0]置為00000。其中，電流源bn1為MPb0和MPb1兩條支路提供偏置電流，電流源bn2a和bn2b為MP1和MP2兩條支路提供直流靜態(tài)偏置電流。

　　由于Vcal_mode=1，運放CS_OTA輸入兩端通過圖中左上角的兩個開關接到電阻Rcal兩端，而二極管連接的MOS管MNdio用來給運放CS_OTA提供直流偏壓(可根據需要的直流靜態(tài)點來設置二極管連接的MOS管的串聯個數)。此時由于運放CS_OTA內部固有的失調(失調分析見下節(jié)2.2)，將導致運放輸入兩端存在約-9mV的差，即Vos=V(ichp_sense, ichm_sense)=-9mV，Vos將施加到電阻Rcal兩端，電流Vos/Rcal通過PMOS管MPc1從PMOS管MP1處抽取電流，然后該電流通過MP1鏡像到MP2支路，之后施加到電阻R2上，電阻R2上的壓降即為Vimon=Vos*(R2/Rcal)=Vos*50(R2的阻值假設為Rcal的50倍)，節(jié)點imon的電壓Vimon即為放大的失調電壓。

　　之后，隨著時鐘信號clk的變化，計數器輸出b[4:0]將從00000一位一位地增加，如00000 -> 00001 ->00010…，從而使失調電壓V(ichp_sense, ichm_sense)慢慢降為0，Vimon也慢慢降為0，當V(ichp_sense, ichm_sense)和Vimon非常接近0時，比較器COMP_Vos(比較器內部輸入端加入1-2mV的失調)輸出的zcd(zero current detect)將變高，則輸出節(jié)點cal_done的電壓信號Vcal_done(校正結束)將隨之變高，計數器將鎖定此時的輸出位b[4:0]。

　　當校正結束后，圖1的電流采樣電路處于電流采樣狀態(tài)，通過采樣引腳ichp和ichm兩端的電壓Vsense=V(ichp,ichm)，然后把Vsense/R1的電流通過MP1鏡像到MP2支路，施加到電阻R2上，通過電阻R2上的電壓即可得到精確的采樣電流。

2.2 運放失調分析

　　為了使增益和帶寬有良好折中，本文中的核心運放CS_OTA采用了如圖2所示的折疊式二級運算放大器。

　　影響該運放等效輸入失調電壓的主要有輸入對管MNinp和MNinm，負載管MP1和MP2。然后通過如下公式可計算出等效輸入失調電壓^[5]：

(1)

(2)

(3)

(4)

　　如圖2所示，為了能夠使運放失調得到校正，在其中一條負載管MP2支路上并聯一些小尺寸的管子，來引入失調，通過trim位步進的調整，使輸入失調慢慢減少到0。

3 結果分析

　　圖3給出了本文的功能性仿真示意圖，可以看出，剛啟動時，運放輸入兩端的等效失調電壓為9mV，通過時鐘控制計數器使trim位b[4:0]每周期跳變一位，使輸入端的失調電壓慢慢減小，失調電壓接近0時，通過鏡像使失調電流到電阻R2上，其上的壓降Vimon也慢慢減少，當Vimon接近0的時候，比較器輸出端ZCD變高，校正標志位Cal_done變高，校正結束。

　　采用本電路結構的電流采樣電路已經成功應用于數款電源管理芯片中，量產測試結果表明，其電流采樣精度小于0.2%。

4 結論

　　本文首先分析了運放失調產生的原因，隨后給出了適合在電源管理芯片中帶失調自校正運放的電流采樣電路的設計，之后分析了電路工作原理和失調計算方法。該電路結構設計簡單，無需開關電容相關技術，可節(jié)省一定的芯片面積，同時可使失調電壓降到可控范圍內，非常適合大規(guī)模工程應用;之后給出的仿真結果圖，使電路工作過程一目了然。采用該結構的電源管理芯片，量產測試結果表明，其電流采樣精度小于0.2%。

參考文獻：

　　[1王松林，張樹春，葉強，等.一種采用改進自調零技術的誤差放大器設計[J].復旦學報, 2010, 49(6): 667-673.

　　[2]賈子涵，馮全源，莊圣賢. 適用于DC-DC開關電源的振蕩器設計[J].電子元件與材料, 2015, 34(3): 29-32.

　　[3]蘇丹，胡永貴，徐輝.一種同步降壓型DC-DC轉換器驅動電路設計[J].微電子學, 2014, 44(6): 709-712.

　　[4]LEE C F, MOK P K T. A monolithic current-mode CMOS DC-DC converter with on-chip current-sensing technique[J].IEEE JSSC, 2004，39(1):3-14

　　[5]Behzad Razavi. Design of analog CMOS integrated circuits[M]. Boston: McGraw-Hill, 2001:376-389.

本文來源于中國科技期刊《電子產品世界》2016年第7期第65頁，歡迎您寫論文時引用，并注明出處。