SRAM在新一代IoT和可穿戴嵌入式設(shè)計中的作用

面積的縮小可通過取消第一級封裝來實現(xiàn)，其中包括引腳框架、管芯連接、焊線以及鑄?；衔铩SP芯片大多采用晶圓級封裝，將封裝材料直接堆放在晶圓片上。引腳分布類似于球柵陣列封裝(BGA)，封裝上的焊接凸點起引腳作用。通過縮小工藝節(jié)點可獲得類似的尺寸縮小效果。

對于可穿戴應(yīng)用中空間有限的電路板來說，CSP SRAM明顯將是最佳選擇。與僅次于它的備選方案(購買一塊SRAM管芯，然后使用高級多芯片封裝(MCP)技術(shù)將它與MCU管芯封裝在一起)相比，將 CSP SRAM納入設(shè)計要便捷得多。目前，CSP SRAM還沒有投入量產(chǎn)，有些供應(yīng)商將其作為定制選項提供，可能是因為目標(biāo)市場(可穿戴)還沒有超越嵌入式領(lǐng)域。不過在 SRAM 市場中，大多數(shù)主要廠商都可為他們的很多其它產(chǎn)品提供CSP選項。例如，賽普拉斯半導(dǎo)體已針對其PSoC等產(chǎn)品系列提供了CSP版本。因此，對于制造商來說，將這種功能延伸至SRAM應(yīng)該不難。

引腳數(shù)更少

在SRAM的功耗低于閃存和DRAM時，使用SRAM進(jìn)行存儲器擴(kuò)展的主要問題是其并行接口。盡管并行接口能實現(xiàn)更快的讀寫速度，但有太多的IO需要連接。例如，如果將一個1Mb SRAM (64Kb x16) 與一個MCU連接，所需的IO數(shù)量將會是32個(16個地址，16個數(shù)據(jù))。進(jìn)行多路復(fù)用可將該數(shù)字減少至24。但容量每增加一級(2M、4M、8M 等)，引腳數(shù)就會增加1個。

極小可穿戴電路板上用來連接SRAM的IO數(shù)量有限，因為小型MCU的封裝引腳數(shù)量少。要與這些MCU連接，SRAM必須突破傳統(tǒng)的并行接口。串行閃存和EEPROM等的成功增強(qiáng)了串行存儲器選項的市場需求。MCU使用嵌入式高速緩存已有很多年了，因此對于串行SRAM的需求直到最近幾年才被發(fā)覺。串行SRAM可實現(xiàn)更便捷的接口連接，更少的引腳使用(單路SPI用兩個，雙路SPI用兩個，四路SPI用四個)。此外，所需的IO數(shù)量不會隨容量增加而增多。

目前，我們的串行SRAM容量低，存取速度相對較慢(存取時間達(dá)25ns，容量為1M)。在不久的將來，我們將有望刷新這兩個參數(shù)。隨著可穿戴產(chǎn)品進(jìn)入全新時代，我們可能會希望MCU完成更為復(fù)雜的工作。在這種情況下，具有更高吞吐量的更高容量高速緩存/高速暫存存儲器會十分有用。因此，串行SRAM 向更高速和更高容量的方向發(fā)展將對該市場十分有利。使用CSP封裝縮小尺寸再加上串行接口，SRAM將會成為可穿戴產(chǎn)品中高速緩存及高速暫存存儲器的強(qiáng)大選項。

高性能，低功耗

當(dāng)前有兩個不同系列的異步SRAM：快速SRAM(支持高速存取)和低功耗SRAM(低功耗)。從技術(shù)角度看，這種權(quán)衡是合理的。在低功耗SRAM 中，通過采用特殊柵誘導(dǎo)漏極泄漏(GIDL)控制技術(shù)控制待機(jī)電流來控制待機(jī)功耗。這些技術(shù)需要在上拉或下拉路徑中添加額外的晶體管，因此會加劇存取延遲，而且在此過程中會延長存取時間。在快速SRAM中，存取時間占首要地位，因此不能使用這些技術(shù)。此外，要減少傳播延遲，需要增大芯片尺寸。芯片尺寸增大會增大漏電流，從而增加整體待機(jī)功耗。

到目前位置，典型SRAM應(yīng)用接受這種權(quán)衡：電池供電應(yīng)用使用低功耗SRAM(降低性能)，有線工業(yè)高性能應(yīng)用則使用快速SRAM。不過，對于物聯(lián)網(wǎng)及其它眾多高級應(yīng)用來說，這種權(quán)衡不再適用。主要原因是對于大部分這些應(yīng)用而言，不僅高性能很重要，同時還必須限制待機(jī)功耗，因為這些應(yīng)用大多采用電池供電工作。非常幸運(yùn)的是，SRAM正在縮小這兩個系列之間的性能差距，正逐漸發(fā)展成具有這兩種優(yōu)勢的單芯片產(chǎn)品。

微控制器很久以前就有了深度睡眠工作模式。這種工作模式有助于為大部分時間都處于待機(jī)狀態(tài)下的應(yīng)用省電。該控制器可在正常工作中全速運(yùn)行，但事后則進(jìn)入低功耗模式，以便節(jié)省電源。使所連接的SRAM也具有類似的工作模式很重要。具有深度睡眠工作模式[5]的異步快速SRAM是這類應(yīng)用的理想選擇。這種 SRAM芯片有一個附加輸入引腳，有助于用戶在不同的工作模式(正常、待機(jī)和深度睡眠)間切換。因此可在不影響性能的情況下管理低功耗。 http://www.cypress.com/?docID=48906。

片上糾錯功能

存儲器工藝技術(shù)的提高可改進(jìn)性能與功耗，因此更低的電壓和更小的節(jié)點電容會讓這些器件更容易出現(xiàn)軟錯誤。如今，CMOS 工藝已經(jīng)縮小了尺寸，地外輻射和芯片封裝都會導(dǎo)致越來越多的故障。一般使用糾錯碼(ECC)軟件或冗余(即多個SRAM存儲相同的數(shù)據(jù))方式應(yīng)對軟錯誤，特別是在可靠性一直都極為重要的系統(tǒng)中，例如醫(yī)療、汽車和軍事系統(tǒng)。然而，這種方式非常昂貴，需要額外的電路板空間。

主要SRAM制造商現(xiàn)已開始直接在芯片上實施糾錯特性[6]。要在現(xiàn)代芯片級半導(dǎo)體存儲器上限制軟錯誤影響，可使用兩種架構(gòu)增強(qiáng)方法：片上ECC和位交錯。通過片上ECC，便可將用于實施錯誤檢測和單個位錯誤校正的軟件硬編碼在SRAM中。有些制造商甚至還提供一個額外的錯誤引腳選項，用以指出單個位錯誤的檢測與校正情況。

另一方便，位交錯可用來限制多位錯誤的影響(即單個能量粒子翻轉(zhuǎn)多個位)。位交錯的工作方式是將相鄰的位線安排至不同的字寄存器。這樣可將多位錯誤轉(zhuǎn)換為多個單個位錯誤，隨后可通過片上ECC進(jìn)行校正(進(jìn)一步了解如何減少和校正軟錯誤)。

SRAM與未來

SRAM技術(shù)將迎來激動人心的全新時代。技術(shù)趨勢與發(fā)展都有利于該技術(shù)回暖，扭轉(zhuǎn)多年來使用量下降的頹勢。支持ECC功能的芯片現(xiàn)已投入量產(chǎn)。支持片上電源管理的快速SRAM也已上市。此外，串行SRAM也已投入量產(chǎn)，但大多數(shù)都支持低容量應(yīng)用，因此目前在速度上還無法與并行方案相匹敵。不過，串行市場的現(xiàn)有廠商(Microchip和On-semi)恰好主要都是MCU制造商。傳統(tǒng)SRAM公司尚未推出串行SRAM。隨著更多公司進(jìn)入該市場，我們將有望看到創(chuàng)新技術(shù)的快速出現(xiàn)。

關(guān)于產(chǎn)品生命周期的傳統(tǒng)市場觀點是：產(chǎn)品成熟期過后就是衰退，然后是消亡。從SRAM每年的負(fù)復(fù)合增長率以及大多數(shù)供應(yīng)商退出該市場的事實來看，該產(chǎn)品應(yīng)劃為“衰退”期。然而不管是今天我們目睹的SRAM復(fù)興，還是針對未來預(yù)測的，都需要我們重新審視普通產(chǎn)品生命周期的傳統(tǒng)理念。

參考資料

1. 維基百科：半導(dǎo)體器件制造

2.《22nm工藝對SRAM內(nèi)中子引起的軟錯誤的影響》作者：EishiIbe、Hitoshi Taniguchi、Yasuo Yahagi、Ken-ichi、Shimbo和Tadanobu Toba