基于FPGA的脈沖耦合神經(jīng)網(wǎng)絡的硬件實現(xiàn)

摘要：針對脈沖耦合神經(jīng)網(wǎng)絡(PCNN)具有神經(jīng)元脈沖同步激發(fā)、適合硬件實現(xiàn)的特點，提出了一種基于FPGA的PCNN實時處理系統(tǒng)。系統(tǒng)設計了時鐘分頻、串口通信、串并轉換、PCNN結構和VGA顯示等功能模塊，利用Verilog語言完成各個模塊的硬件描述，并在ModelSim10.0c環(huán)境下進行了仿真，最后在Altera CvcloneII開發(fā)平臺上對系統(tǒng)進行了驗證。實驗結果表明，該系統(tǒng)完成了PCNN的FPGA實現(xiàn)，實時性較好。

人工神經(jīng)網(wǎng)絡在智能控制、模式識別、圖像處理等領域中應用廣泛。在進行神經(jīng)網(wǎng)絡的應用研究時，人們可以將神經(jīng)網(wǎng)絡模型或算法在通用的計算機上軟件編程實現(xiàn)，但很多時間浪費在分析指令、讀出寫入數(shù)據(jù)等，其實現(xiàn)效率并不高。軟件實現(xiàn)的缺點是并行程度較低，因此利用軟件實現(xiàn)神經(jīng)網(wǎng)絡的方法無法滿足某些對數(shù)據(jù)實時處理要求較高的場合(如工業(yè)控制等領域)。

目前實現(xiàn)大規(guī)模、實時性要求高的神經(jīng)網(wǎng)絡，傳統(tǒng)的軟件算法實現(xiàn)方法顯示出其難以滿足速度等要求的不足。此外，在構建神經(jīng)網(wǎng)絡時必然需要考慮硬件實現(xiàn)問題。由于神經(jīng)網(wǎng)絡具有并行計算的特點和功能，可以有效發(fā)掘算法本身的并行特性，提出高效的硬件電路結構，從而完成神經(jīng)網(wǎng)絡的硬件實現(xiàn)。

脈沖耦合神經(jīng)網(wǎng)絡(Pulse Coupled Neural Network，PCNN)是新一代的神經(jīng)網(wǎng)絡，在研究貓等哺乳動物的視覺神經(jīng)元時，根據(jù)其脈沖同步發(fā)放的工作原理所提出的。目前，P CNN理論仍在發(fā)展中，由于其獨特的并行性能，在圖像分割與平滑、邊緣檢測與細化、決策與優(yōu)化等領域應用廣泛。當前的研究重點在于模型的優(yōu)化和軟件的實現(xiàn)，而相關的硬件實現(xiàn)在國內(nèi)并不多見，PCNN并行結構的特性為硬件實現(xiàn)提供了可能。

1 PCNN的基本原理

脈沖耦合神經(jīng)網(wǎng)絡是一種單層模式的兩維神經(jīng)網(wǎng)絡，它的基本單元是脈沖耦合網(wǎng)絡的神經(jīng)元。圖1為PCNN的單個神經(jīng)元模型框圖，它由輸入部分、連接調(diào)制部分、脈沖發(fā)生器部分3部分構成。

輸入部分即接收域，其接收信號來源有兩部分：鄰近神經(jīng)元產(chǎn)生的信號和外部的輸入激勵。這兩部分信號通過兩個不同的路徑進行傳遞，其中一個路徑傳遞反饋輸入信號，其包含外部輸入激勵，該路徑即為F路徑;另一個路徑傳遞連接輸入信號，其包含來自鄰近神經(jīng)元產(chǎn)生的信號，該路徑即為L路徑。

連接調(diào)制部分完成上述兩個路徑信號的耦合，經(jīng)過一定的信號處理，產(chǎn)生神經(jīng)元的內(nèi)部活動項。該信號處理需要首先通過一個正的單位偏置和L路徑的連接輸入信號的累加，然后與F路徑的反饋輸入信號完成相乘調(diào)制。該神經(jīng)元的內(nèi)部活動項即為信號經(jīng)調(diào)制得到的乘積結果。

脈沖發(fā)生器和閾值大小變化的比較器構成PCNN單個神經(jīng)元的脈沖發(fā)生部分。如果達到脈沖發(fā)放條件，則該脈沖發(fā)生器起作用，發(fā)出一個頻率恒定不變的脈沖，此時神經(jīng)元處于點火狀態(tài)。

根據(jù)圖1模型，每個神經(jīng)元按照公式(1)完成迭代運算，實現(xiàn)上述PCNN的功能。

式(1)中，F(xiàn)ij[n]是某個神經(jīng)元的第n次反饋輸入信號;αF與αL表示迭代時間常數(shù);Sij表示外部輸入常數(shù)，在圖像處理時即為像素矩陣中像素的灰度值;Lij[n]是神經(jīng)元的線性輸入項;wijkl與mijkl表示突觸間聯(lián)接權值系數(shù);Uij[n]是神經(jīng)元的內(nèi)部活動項;Tij[n]是Uij[n]是否激發(fā)生成脈沖的動態(tài)閾值;β是神經(jīng)元突觸間的連接強度系數(shù);Yij[n]為PCNN的脈沖輸出項。由于信號Lij[n]比信號Fij[n]變化快，經(jīng)過相乘調(diào)制的信號Uij[n]就等同于把一個快速變化的信號加在一個近似不變的信號上。

如果某個神經(jīng)元點火，即發(fā)出一個脈沖信號，那么由于內(nèi)部活動項大于當前的門限閾值，下一次迭代運算后閾值將通過其時間常數(shù)αT和幅度系數(shù)VT突然變大。而此時迭代后的閾值Tij[n]遠大于Uij[n]，因此神經(jīng)元將被抑制，脈沖信號停止輸出，即處于未點火狀態(tài)。在這一狀態(tài)下，周圍神經(jīng)元不斷點火，產(chǎn)生響應的脈沖信號，通過L路徑的輸入提高內(nèi)部活動項，與此同時閾值經(jīng)指數(shù)運算不斷較小。在某一次迭代時，當前閾值將再次小于Uij[n]，此時神經(jīng)元將被激活，脈沖信號開始輸出，即神經(jīng)元再次被點火。如此周而復始，不用神經(jīng)元在點火和為點火狀態(tài)進行切換，從而實現(xiàn)脈沖同步激發(fā)。

2 系統(tǒng)硬件實現(xiàn)

2.1 PCNN模型的改進

對于上述PCNN模型結構，在圖像處理等應用中仍存在一定的局限性：

1)PCNN涉及到的參數(shù)較多，增加了數(shù)學運算的難度，實現(xiàn)算法比較困難;

2)網(wǎng)絡參數(shù)確定較為困難。

此外，為了易于FPGA實現(xiàn).把標準的PCNN進行一定的簡化和改進。將反饋輸入只當做對應象素的灰度值強度，所以F路徑的連接權值矩陣M為零。改進后的第一個優(yōu)點是減少了迭代的時間，而迭代的質(zhì)量仍與標準PCNN模型接近，第二個優(yōu)點是節(jié)約了FPGA資源的利用。改進模型的數(shù)學表達式與標準模型相似，只是饋送域不同。饋送域表達式為：

Fij[n]=Sij (2)

2.2 小數(shù)的定點表示方法

由于Vetilog無法直接定義小數(shù)類型，所以采用小數(shù)的定點表示法表示小數(shù)?？紤]到灰度值為8位二進制數(shù)據(jù)，故小數(shù)的表示形式為8.8>，即整數(shù)位數(shù)和小數(shù)位數(shù)都為8位，整數(shù)的表示形式為8.0>，即整數(shù)位數(shù)為8位，小數(shù)位數(shù)為0位。由于并沒有存儲小數(shù)的位置信息，所以需要根據(jù)先前的約定對最后的結果進行截取。如式(3)所示，最后的運算結果為24位，低8位為小數(shù)部分，而利用Verilog的位操作運算截取中間8位即為更新后的灰度值。

8.8>*8.0>+8.8>*8.0>=16.8> (3)

2.3 PCNN參數(shù)選擇

利用2.1節(jié)介紹的PCNN改進模型，描述單個神經(jīng)元的PCNN算法。表1為本設計方案PCNN模型參數(shù)的經(jīng)驗設定，其閾值衰減設為每次運算后閾值的約0.9倍。為使算法利于硬件實現(xiàn)，實驗中將設定神經(jīng)元連接強度β=1，連接域增益VL=1。

其連接域鄰域矩陣為：

2.4 系統(tǒng)整體設計框圖

在進行圖像處理時，需要把神經(jīng)元與像素一一對應，神經(jīng)網(wǎng)絡的大小取決于圖像的大小。如果需要處理的圖像體積較大，那么硬件資源將被大量占用，繼而需要更高規(guī)格的FPGA芯片來實現(xiàn)。本文介紹一個簡單的PCNN硬件系統(tǒng)，可以處理3×3、8位的灰度圖像。

PCNN在FPGA實現(xiàn)的系統(tǒng)框圖如圖2所示。系統(tǒng)分為5個主要的功能模塊：時鐘分頻模塊、串口接收模塊、串并轉換模塊、PCNN模塊和VGA顯示模塊。圖中除PC機部分都在FPGA上實現(xiàn)。PC機包含上位機串口通信軟件，常見的有VB串口通信助手、串口大師等，可實現(xiàn)串口的調(diào)試、測試、監(jiān)控和過濾等功能。

系統(tǒng)需要完成的工作分為三大部分：圖像的輸入、圖像的處理和圖像的顯示輸出。系統(tǒng)詳細的工作過程描述如下：PC機通過串口軟件(如串口大師)發(fā)送圖像數(shù)據(jù)，串口接收模塊接收圖像數(shù)據(jù)并通過模塊內(nèi)部的FIFO存儲數(shù)據(jù);串并轉換模塊將串口接收模塊存儲的圖像數(shù)據(jù)并行輸出給PCNN模塊，等待處理;PCNN模塊接收到圖像數(shù)據(jù)后，開始進行迭代，并輸出給VGA顯示模塊;VGA顯示模塊負責顯示圖像經(jīng)PCNN模塊處理后的二值序列，以觀察PCNN的處理效果。由于本實驗采用的FPGA實驗平臺提供的時鐘頻率為50 MHz，而串口接收模塊、PCNN模塊和VGA顯示模塊需要特定的時鐘頻率才能工作，所以必須設計時鐘分頻模塊以產(chǎn)生滿足要求的時鐘頻率。

3 系統(tǒng)仿真

由于考慮邊緣神經(jīng)元的特殊情況，設計了3種略有差異的神經(jīng)元，即周圍神經(jīng)元輸入分別為2、3和4的神經(jīng)元。這里僅選取4輸入的PCNN神經(jīng)元進行仿真，神經(jīng)元的閾值為200以驗證神經(jīng)元功能的正確性。通過選取了4個典型的圖像灰度值S輸入，分別為4、100、200和250，經(jīng)仿真驗證了單個神經(jīng)元的正確性。

利用單個PCNN神經(jīng)元，構建了包含9個PCNN神經(jīng)元PCNN模塊，能處理3×3大小的圖像，通過網(wǎng)絡迭代，得到理想的圖像。通過串口輸入數(shù)據(jù)：181、187、140、120、120、4、46、83、120，對PCNN模塊進行了仿真。為了便于觀察，選取其中3個神經(jīng)元的時序仿真結果，如圖3所示。由圖3知，PCNN輸出呈現(xiàn)0和1的不斷變化，且能看出3個神經(jīng)元中由于耦合效應產(chǎn)生了不同的結果。圖3中S1～S3為9個像素灰度值的3個輸入，Y1～Y3為圖像經(jīng)PCNN處理后3個二值序列值。

4 系統(tǒng)驗證與分析

本實驗以Altera Cyclone II開發(fā)平臺為驗證環(huán)境，選用Cyclone系列中的EP2C35F672芯片。利用串口軟件發(fā)送網(wǎng)像數(shù)據(jù)，F(xiàn)PGA經(jīng)PCNN處理后將二值結果顯示在VGA顯示器上。PCNN模塊的時鐘輸入頻率為100MHz，VGA顯示模塊的時鐘輸入頻率為25 MHz。對于波特率，考慮到已經(jīng)完成的串口接收模塊，選取波特率115 200 bps，以匹配串口接收模塊

的采樣頻率。數(shù)據(jù)位有8位，無檢驗位，包含1位停止位，傳輸數(shù)據(jù)以16進制的形式進行發(fā)送。

為了便于觀察，考慮到顯示器的刷新頻率和人眼的視覺暫留，將PCNN網(wǎng)絡的迭代處理頻率設定為1 Hz，即顯示器每1秒顯示一次迭代效果圖。圖4為顯示器前40次的顯示效果。圖中九宮格代表要處理的3×3輸出圖像，一個方格代表一個像素點。九宮格中灰色方框神經(jīng)元點火，即輸出為“1”。黑色方框代表神經(jīng)元未點火，即輸出為“0”。

據(jù)實驗平臺的測試結果，與除去VGA模塊的硬件模塊ModelSim仿真結果進行了對比。圖5為除去VGA模塊的硬件模塊的功能仿真圖。圖中高電平代表“1”，低電平代表“0”。

將圖5與圖4進行對比，圖5中高電平代表圖4中的黃色方塊，圖5中低電平代表圖4中的黑色方塊，兩結果完全符合，這也驗證了PCNN網(wǎng)絡硬件實現(xiàn)的正確性。此外，由圖4和圖5看出，神經(jīng)元1、2、3、4、5、8、9在幾次迭代后輸出始終為“1”，這是由于神經(jīng)元的內(nèi)部活動項始終大于閾值。而由于神經(jīng)元6和7的圖像輸入值較小，內(nèi)部活動項部分和閾值部分不斷變化，使得在周圍神經(jīng)元的作用下，呈現(xiàn)周期性的“0”和“1”輸出。

5 結論

本文根據(jù)脈沖耦合神經(jīng)網(wǎng)絡具有并行計算的特點，提出了一種基于FPGA的神經(jīng)網(wǎng)絡硬件實現(xiàn)方案。利用Verilog硬件描述語言完成了系統(tǒng)模塊的設計，構建的PCNN神經(jīng)網(wǎng)絡

在FPGA開發(fā)平臺上進行了驗證。通過處理簡單的3x3圖像，并觀察VGA顯示結果，完成了PCNN的FPGA實現(xiàn)，達到了設計要求，圖像處理實時性較好。下一步將研究構建更復雜的PCNN網(wǎng)絡結構，以處理更大的圖像數(shù)據(jù)。