用I/O口模擬IIC總線協(xié)議遇到的一些問(wèn)題

　　最近做的一個(gè)項(xiàng)目，是基于IIC總線通信的傳感器系統(tǒng)。由于另外一個(gè)傳感器使用的是類(lèi)IIC協(xié)議，而不是標(biāo)準(zhǔn)IIC，所以MCU不能與其通信，最后沒(méi)有辦法，只有通過(guò)I/O口模擬的方式實(shí)現(xiàn)IIC的總線通信。具體的程序在我博客里在先前的早些時(shí)候已經(jīng)貼出來(lái)了，如果有興趣的可以查看我的博客。

　　主要終結(jié)一下我在這個(gè)過(guò)程中遇見(jiàn)的問(wèn)題

　　1、在寫(xiě)完數(shù)據(jù)(指令或者地址)后 沒(méi)有應(yīng)答信號(hào)

　　一般開(kāi)始的時(shí)序根據(jù)手冊(cè)里面的時(shí)序圖很容易可以寫(xiě)出，第一個(gè)沒(méi)有應(yīng)答，就有可能向從器件寫(xiě)完數(shù)據(jù)以后。一般這個(gè)時(shí)候主要檢查的是，上升沿和下降沿，看手冊(cè)里面說(shuō)的是上升沿讀寫(xiě)還是下降沿讀寫(xiě)。我的項(xiàng)目中是上升沿讀寫(xiě)數(shù)據(jù)，換一句話說(shuō)，在上升沿的時(shí)候讀寫(xiě)SDA線上的電平指示;下降沿的時(shí)候改變數(shù)據(jù)，其中有一點(diǎn)需要注意，就是先拉低SCL線產(chǎn)生下降沿，在程序中拉低之后要有一定的延時(shí)，因?yàn)?a class="contentlabel" href="http://www.ex-cimer.com/news/listbylabel/label/I/O">I/O口穩(wěn)定電平需要一定的時(shí)間。不然的話在SDA高的情況下，誤拉低了SCL就會(huì)產(chǎn)生一個(gè)啟動(dòng)條件，自然寫(xiě)入的操作也就失敗了。

　　2、在讀取數(shù)據(jù)的時(shí)候數(shù)據(jù)不對(duì)

　　這樣的情況是有數(shù)據(jù)但是不是有效的數(shù)據(jù)，一般這個(gè)時(shí)候就要看模擬的時(shí)序是否對(duì)了,要明確的在上升沿的時(shí)刻讀取數(shù)據(jù)，而后注意的就是數(shù)據(jù)移位，每讀取一位數(shù)據(jù)之后就要移位一個(gè)數(shù)據(jù)位，下面就是一段讀取8位數(shù)據(jù)的代碼。

　　for(i=0;i<8;i++)

　　{

　　IIC_SCL_HIGH(); //轉(zhuǎn)換完成，SLAVE器件將數(shù)據(jù)線拉低，時(shí)鐘線產(chǎn)生上升沿讀取高8位數(shù)據(jù)

　　REC1=(REC1<<1)+IIC_SDA;

　　delay_us(5);

　　IIC_SCL_LOW(); //將時(shí)鐘線拉低，等待下一個(gè)上升沿的到來(lái)

　　delay_us(5);

　　}

　　3、在用I/O操作的過(guò)程中，高低電平如何書(shū)寫(xiě)

　　輸入輸出的I/O口都是有方向的，要注意方向的書(shū)寫(xiě)，推薦的一種寫(xiě)法就是高電平的寫(xiě)的時(shí)候?qū)/O配置為輸入，這樣上拉的作用就會(huì)向總線輸出高電平，這樣的好處就是可以在寫(xiě)完之后可以等待從器件對(duì)總線的操作，不會(huì)產(chǎn)生一定的沖突。下面就是一段高地電平的寫(xiě)法

　　#define IIC_SCL_HIGH() IIC_SCL_DIR = PORT_INPUT //時(shí)鐘線拉高

　　#define IIC_SCL_LOW() IIC_SCL_DIR = PORT_OUTPUT;IIC_SCL=0//時(shí)鐘線拉低

　　#define IIC_SDA_HIGH() IIC_SDA_DIR = PORT_INPUT //數(shù)據(jù)線拉高

　　#define IIC_SDA_LOW() IIC_SDA_DIR = PORT_OUTPUT;IIC_SDA=0//數(shù)據(jù)線拉低