基于DSP+FPGA的多混沌實時視頻圖像加密系統(tǒng)
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2 系統(tǒng)的總體設(shè)計
選用TI公司的TMS320C6713 DSP，該款DSP為高性能32位浮點型，其主頻可達(dá)到300MHz，處理速度高達(dá)2400MIPS，片上共有264k×8位存儲器，內(nèi)置2個MCASP、2個MCBSP、2個I2C、1組GPIO、2個32位定時器、1個16位主機接口HPI和32位EMIF總線。選用Altera公司CycloneII系列的EP2C5 FPGA，該款FPGA擁有4608個邏輯單元，片上共計119808比特的RAM，2個高性能的鎖相環(huán)，13個18×18的硬件乘法器以及具有142個用戶可用的IO口。
系統(tǒng)的CCD攝像頭直接與視頻解碼芯片SAA7111相連，SAA7111將采集到的模擬圖像數(shù)據(jù)轉(zhuǎn)換成RGB565格式的圖像數(shù)據(jù)，FPGA將接收到的圖像數(shù)據(jù)存入到SDRAM1，然后發(fā)送一個信號給DSP；FPGA同時檢測DSP對SDRAM2的數(shù)據(jù)加密完了的標(biāo)志信號，這時FPGA讀取SDRAM2中的數(shù)據(jù)，將數(shù)字圖像數(shù)據(jù)通過ADV7123轉(zhuǎn)換模擬圖像數(shù)據(jù)，通過VGA接口顯示。當(dāng)DSP得到FPGA發(fā)送過來中斷信號后讀取SDRAM1的圖像數(shù)據(jù)，然后根據(jù)多混沌加密算法對其進(jìn)行加密，然后將加密后的數(shù)據(jù)存儲到SDRAM1中，同時發(fā)送一個加密完成的標(biāo)志信號給FPGA。系統(tǒng)整體設(shè)計框圖如圖2所示。本文引用地址：http://www.ex-cimer.com/article/201610/306065.htm
2．1 FPGA子系統(tǒng)設(shè)計
FPGA子系統(tǒng)需要實現(xiàn)的功能包括SAA7111的初始化、SDRAM接口控制以及VGA實時顯示模塊。
視頻解碼芯片SAA7111在系統(tǒng)的視頻輸入處理部分，需要對其進(jìn)行合理的配置后，才能實現(xiàn)將模擬視頻信號轉(zhuǎn)換成相應(yīng)格式的數(shù)字圖像數(shù)據(jù)。SAA7111片內(nèi)有32個控制寄存器，其中20個是可編程的，F(xiàn)PGA需通過I2C接口對其進(jìn)行初始化，初始化流程圖如圖3所示。在對SAA7111進(jìn)行配置時，首先時鐘信號采用400kHz較為可靠，其次是I2C總線的開始信號、停止信號和應(yīng)答信號，再次是設(shè)置好SAA7111相應(yīng)寄存器的數(shù)據(jù)。
SDRAM的主要任務(wù)是完成圖像數(shù)據(jù)的存儲及加密數(shù)據(jù)輸出。FPGA控制SDRAM程序主要由命令狀態(tài)機模塊和數(shù)據(jù)傳輸2個子模塊組成。系統(tǒng)上電時需有100-200μs的等待時間，然后FPGA對其進(jìn)行初始化。在進(jìn)行完初始化之后，便可以對SDRAM進(jìn)行讀寫控制。對SDRAM進(jìn)行讀寫操作時，需先激活要讀寫的行和列，才可以對相應(yīng)的行列進(jìn)行數(shù)據(jù)讀寫，讀寫完成后FPGA將對SDRAM產(chǎn)生一個預(yù)充電的命令。
FPGA對SDRAM1和SDRAM2是采取乒乓緩存的方式控制。假如這時FPGA對SDRAM1進(jìn)行存儲圖像數(shù)據(jù)，寫完數(shù)據(jù)后對SDRAM2進(jìn)行讀數(shù)據(jù)；當(dāng)FPGA對SDRAM1寫完數(shù)據(jù)后，DSP讀取SDRAM1里的數(shù)據(jù)，加密后將數(shù)據(jù)存入SDRAM1；下一次就是FPGA對SDRAM2進(jìn)行寫數(shù)據(jù)，如此反復(fù)交叉進(jìn)行操作。
VGA顯示子模塊主要是產(chǎn)生VGA時序控制信號，VGA時序控制信號主要包括RGB數(shù)據(jù)信號、行同步信號及場同步信號。
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