基于FPGA的數(shù)字通信實(shí)訓(xùn)平臺(tái)的設(shè)計(jì)與實(shí)現(xiàn)

摘要：本實(shí)訓(xùn)平臺(tái)著眼于提升高職層次學(xué)生的職業(yè)能力，圍繞典型的數(shù)字通信系統(tǒng)模型，設(shè)計(jì)了擴(kuò)展性強(qiáng)、可測(cè)性好的FPGA核心板，并開發(fā)了多個(gè)配套的功能模塊。憑借著FPGA強(qiáng)大的硬件可編程能力，創(chuàng)設(shè)了分層遞進(jìn)的實(shí)驗(yàn)?zāi)Ｊ?。學(xué)生通過逐步深入的實(shí)驗(yàn)項(xiàng)目，牢牢掌握數(shù)字通信系統(tǒng)構(gòu)成的基本要素，同時(shí)初步掌握實(shí)現(xiàn)現(xiàn)代通信產(chǎn)品的典型技術(shù)手段。

通信系統(tǒng)的全面數(shù)字化是通信發(fā)展的必然趨勢(shì)。高職院校以《數(shù)字通信系統(tǒng)》替代《通信原理》符合行業(yè)的發(fā)展和企業(yè)對(duì)人才素質(zhì)需求。作為電子信息類專業(yè)核心課程，由于課程內(nèi)容抽象，理論較深，必須借助實(shí)驗(yàn)環(huán)節(jié)來幫助學(xué)生理解。而傳統(tǒng)的通信原理實(shí)驗(yàn)僅僅是對(duì)系統(tǒng)中單元模塊進(jìn)行原理的驗(yàn)證，學(xué)生無法在實(shí)驗(yàn)中建立系統(tǒng)的概念，嚴(yán)重影響了后續(xù)專業(yè)課程的學(xué)習(xí)。

目前市場(chǎng)上的通信原理實(shí)驗(yàn)箱大多以本科《通信原理》課程為設(shè)計(jì)藍(lán)本，主要開展單元電路的驗(yàn)證性實(shí)驗(yàn)。這顯然不能滿足高職層次的培養(yǎng)目標(biāo)，難以推動(dòng)學(xué)生的專業(yè)技能的提升。

本實(shí)訓(xùn)平臺(tái)采用了模塊化設(shè)計(jì)，只需更換相應(yīng)模塊，就可以完成不同的實(shí)驗(yàn)。同時(shí)充分考慮到構(gòu)建系統(tǒng)概念的重要性，在設(shè)計(jì)系統(tǒng)實(shí)驗(yàn)時(shí)，學(xué)生需要掌握了最基本的通信系統(tǒng)組成要素，才能完成實(shí)驗(yàn)，這對(duì)于強(qiáng)化學(xué)生的系統(tǒng)概念，起到了很大的作用。

1 平臺(tái)設(shè)計(jì)方案

本數(shù)字通信實(shí)訓(xùn)平臺(tái)將各個(gè)單元實(shí)驗(yàn)?zāi)K與數(shù)字通信系統(tǒng)的模型有機(jī)的結(jié)合到一起，并充分考慮到實(shí)際通信電路與傳統(tǒng)通信實(shí)驗(yàn)電路的差別，設(shè)計(jì)了如圖1(a)所示的平臺(tái)結(jié)構(gòu)。實(shí)訓(xùn)平臺(tái)分為兩個(gè)部分：硬件實(shí)驗(yàn)區(qū)和軟件實(shí)驗(yàn)區(qū)。

1.1 硬件實(shí)驗(yàn)區(qū)

根據(jù)數(shù)字通信系統(tǒng)模型，設(shè)計(jì)制作了FPGA核心開發(fā)板、信號(hào)源模塊、信源編碼模塊、信道編碼模塊、數(shù)字調(diào)制模塊、數(shù)字解調(diào)模塊、同步模塊、信源譯碼模塊、信道譯碼模塊。學(xué)生既可以通過完成各個(gè)單元電路的實(shí)驗(yàn)，了解通信中重要的性能指標(biāo)，又可以通過各單元模塊組成數(shù)字通信系統(tǒng)，熟悉構(gòu)建通信系統(tǒng)的基本要素，強(qiáng)化系統(tǒng)概念。

1.2 軟件實(shí)驗(yàn)區(qū)

基于FPGA核心開發(fā)板，首先為硬件區(qū)電路提供各種工作時(shí)鐘信號(hào)，其次學(xué)生可以通過VHDL語言編程實(shí)現(xiàn)各個(gè)實(shí)驗(yàn)?zāi)K的功能。在軟件實(shí)驗(yàn)區(qū)，還設(shè)計(jì)了功能測(cè)試區(qū)，學(xué)生將軟件下載至核心開發(fā)板中，可以開展信號(hào)測(cè)試與軟件調(diào)試等相關(guān)實(shí)驗(yàn)。最終，以FPGA開放模塊為核心，利用軟硬件平臺(tái)把相關(guān)模塊進(jìn)行整合，將數(shù)字通信系統(tǒng)構(gòu)建在一個(gè)芯片的內(nèi)部。SOC(片上系統(tǒng))是目前通信系統(tǒng)的最佳實(shí)現(xiàn)方案，讓學(xué)生初步建立SOC的基本概念并了解通信系統(tǒng)設(shè)計(jì)流程，有助于他們的職業(yè)發(fā)展。

2 系統(tǒng)硬件設(shè)計(jì)

實(shí)訓(xùn)平臺(tái)的硬件設(shè)計(jì)充分考慮其實(shí)用性，易操作性以及與實(shí)際通信系統(tǒng)的結(jié)合度，并結(jié)合高職教育特點(diǎn)，采用了6+2的設(shè)計(jì)模式。其中“6”是實(shí)現(xiàn)數(shù)字通信的基本模塊：FPGA核心開發(fā)板、模擬信號(hào)發(fā)生模塊、信源編解碼模塊、信道編解碼模塊、數(shù)字調(diào)制與解調(diào)模塊、信號(hào)輸出模塊。“2”是兩個(gè)擴(kuò)展模塊：無線數(shù)字通信發(fā)射模塊和無線數(shù)字通信接收模塊。限于篇幅原因，本文主要介紹FPGA核心開發(fā)板。

2.1 核心開發(fā)板功能

1)為硬件實(shí)驗(yàn)區(qū)模塊提供時(shí)鐘信號(hào)、偽隨機(jī)序列等各種工作信號(hào);

2)為軟件實(shí)驗(yàn)提供開放的硬件平臺(tái).使得實(shí)驗(yàn)結(jié)果更加直觀;

3)開展電子設(shè)計(jì)開發(fā)和驗(yàn)證.提升學(xué)生的綜合軟硬件設(shè)計(jì)創(chuàng)新能力。

開發(fā)板電路包括：主芯片電路、晶振電路、電源電路、下載接口電路、擴(kuò)展接口電路以及測(cè)試區(qū)電路。結(jié)構(gòu)框圖如圖1(b)所示。

2.2 主芯片電路

本設(shè)計(jì)選用Altera公司的Cyclone系列芯片，型號(hào)為EP1C3T144C8，該芯片是Altera公司推出的低價(jià)格、高容量的FPGA，在實(shí)際應(yīng)用中被廣泛的采用。電路圖如圖2(a)所示。

2.3 FLASH存儲(chǔ)電路

由于FPGA芯片掉電后程序丟失，為保存程序數(shù)據(jù)，要在硬件上增添存儲(chǔ)電路。本設(shè)計(jì)采用標(biāo)準(zhǔn)串行配置器件EPCS1，存儲(chǔ)容量為1Mbit的FLASH存儲(chǔ)芯片。電路圖如圖2(b)所示。

2.4 I/O接口電路

為了加深學(xué)生對(duì)通信系統(tǒng)硬件電路工作過程的理解，將部分I/O口通過獨(dú)立測(cè)試孔的方式設(shè)計(jì)在開發(fā)板上。學(xué)生通過程序，將輸出信號(hào)設(shè)定在預(yù)留的I/O口，然后以導(dǎo)線連接的方法，將信號(hào)送至相關(guān)模塊的電路中。實(shí)物照片如圖2(c)所示。

2.5 擴(kuò)展接口電路

擴(kuò)展接口有2組15x2的排針，除了引出其余的I/O口，還將VCC、GND以及CLOCK等也設(shè)計(jì)在擴(kuò)展接口。這為后續(xù)擴(kuò)展外圍電路提供了極大的方便。其中VCC具有多種電壓，可以滿足不同器件的使用。電路圖如2(c)所示。

3 系統(tǒng)軟件設(shè)計(jì)

軟件設(shè)計(jì)采用QuartusⅡ9.0進(jìn)行開發(fā)，設(shè)計(jì)分為兩個(gè)層次：一是主要實(shí)現(xiàn)時(shí)鐘信號(hào)產(chǎn)生、信源編譯碼模塊、信道編譯碼模塊以及數(shù)字調(diào)制解調(diào)等數(shù)字通信系統(tǒng)中單元電路的軟件功能;二是基于軟件無線電設(shè)計(jì)思路，通過Quartus自帶的SOPC Builder設(shè)計(jì)出貼合實(shí)際產(chǎn)品功能的可編程片上系統(tǒng)。

3.1 基本功能

以分頻模塊為核心，為基本實(shí)驗(yàn)?zāi)K提供必要的時(shí)鐘信號(hào)，學(xué)生可以通過編程改變時(shí)鐘信號(hào)頻率，改變電路工作狀態(tài)，從而加深對(duì)電路原理的理解以及實(shí)際電路調(diào)試步驟。

在設(shè)計(jì)軟件模塊時(shí)，還充分考慮相關(guān)模塊在通信系統(tǒng)中邏輯關(guān)系，通過軟件可將基本模塊進(jìn)行連接，實(shí)現(xiàn)最簡(jiǎn)化的數(shù)字通信系統(tǒng)。

3.2 系統(tǒng)模型設(shè)計(jì)

頂層連接圖如圖3(b)所示。FPGA開發(fā)板上的20 MHz有源晶振作為總的時(shí)鐘信號(hào)輸入，經(jīng)過分頻模塊t分頻后可以產(chǎn)生多種頻率的時(shí)鐘信號(hào)，其中2 kHz作為輸入時(shí)鐘送入m序列模塊(pn2k)，產(chǎn)生2n-1位PN序列，該序列作為數(shù)字基帶信號(hào)用于系統(tǒng)的信源輸入。

信道編譯碼選用HDB3碼編碼方式，將PN序列送至hdb1模塊中進(jìn)行編碼，由于HDB3碼是一種雙極性碼，而QuartusⅡ軟件它無法識(shí)別-1，在它的波形仿真中只有1和0，因此這里采用了雙路輸出，其中datap中的高電平代表的是HDB3碼中的+1，datan的高電平代表HDB3碼中的-1，將兩路信號(hào)相減即可得到相應(yīng)的HDB3碼。編碼模塊的時(shí)鐘信號(hào)為32 kHz，由分頻模塊提供。

兩路信道編碼信號(hào)datap和datan分別送入兩個(gè)數(shù)字調(diào)制模塊PL_FSK，本設(shè)計(jì)中采用了2FSK的調(diào)制方式，兩個(gè)載波由分頻模塊提供的1.024 MHz信號(hào)，分別經(jīng)過12分頻和6分頻得到。其兩路已調(diào)信號(hào)輸出端口為fskp和fskn。

上述為發(fā)送端模塊的分析，下面簡(jiǎn)單介紹接收端模塊的設(shè)計(jì)流程。

兩路已調(diào)信號(hào)fskp和fskn分別送入數(shù)字解調(diào)模塊PL_FSK2，設(shè)計(jì)思路是分別對(duì)已調(diào)信號(hào)和clk分頻信號(hào)進(jìn)行計(jì)數(shù)，然后對(duì)兩個(gè)計(jì)數(shù)值進(jìn)行判決，從而還原出兩路基帶信號(hào)fskdatap和fskdatan。

將fskdatap和fskdatan送入信道譯碼模塊hdb3_decode，根據(jù)HDB3碼的特點(diǎn)首先檢測(cè)出極性破壞點(diǎn)，即找出4連零碼中添加V碼的位置(破壞點(diǎn)位置)，其次去掉添加的V碼，最后去掉4連零碼中添加的B碼以將其還原成NRZ碼PN序列dataout。

以上就是通過軟件實(shí)現(xiàn)基本數(shù)字通信系統(tǒng)的整個(gè)設(shè)計(jì)流程，仿真波形如圖3(a)所示。

其中，clk為系統(tǒng)輸入總時(shí)鐘，pn2k為數(shù)字基帶信號(hào)(偽隨機(jī)碼)，start1為數(shù)字調(diào)制解調(diào)模塊使能信號(hào)，datap代表HDB3碼中+1的波形，datan代表HDB3碼中-1的波形，fskp為datap的FSK已調(diào)信號(hào)，fskn為datan的FSK已調(diào)信號(hào)，dataout為譯碼后的數(shù)字基帶信號(hào)(與pn2k一致，但有延遲)。

3.3 片上通信系統(tǒng)的設(shè)計(jì)

利用QuartusⅡ自帶的SOPC Builder可以較為簡(jiǎn)單的設(shè)計(jì)出符合要求的可編程片上系統(tǒng)，以核心開發(fā)板上的晶振為基準(zhǔn)時(shí)鐘，通過片內(nèi)PLL可以進(jìn)行分頻或倍頻操作。將編譯碼模塊與位同步模塊以及調(diào)制與解調(diào)模塊連通后，片上系統(tǒng)基本可以實(shí)現(xiàn)對(duì)高速數(shù)據(jù)準(zhǔn)確、安全的發(fā)送和接收，片上系統(tǒng)CPU內(nèi)核如圖4(a)所示，系統(tǒng)總體架構(gòu)如圖4(b)所示。

4 系統(tǒng)實(shí)測(cè)

為保證高職層次的學(xué)生能夠更加直觀的了解掌握數(shù)字通信系統(tǒng)的相關(guān)概念，為后續(xù)專業(yè)技能培養(yǎng)奠定堅(jiān)實(shí)的基礎(chǔ)。整個(gè)實(shí)訓(xùn)平臺(tái)的實(shí)現(xiàn)圍繞著FPGA核心開發(fā)板，采用了分層遞進(jìn)的實(shí)驗(yàn)?zāi)Ｊ?，逐步培養(yǎng)學(xué)生的相關(guān)專業(yè)技能。

4.1 采用硬件模塊搭接的方式構(gòu)建系統(tǒng)

通過實(shí)訓(xùn)平臺(tái)中各個(gè)單元模塊，按照數(shù)字通信系統(tǒng)的基本模型，進(jìn)行輸入輸出信號(hào)的連接。FPGA核心開發(fā)板主要為各個(gè)模塊提供所需的時(shí)鐘信號(hào)、偽隨機(jī)碼等工作信號(hào)。學(xué)生在構(gòu)建最簡(jiǎn)化的數(shù)字通信系統(tǒng)過程中，一方面鞏固了通信系統(tǒng)的基礎(chǔ)知識(shí)，另一方面也鍛煉了學(xué)生FPGA軟件基本使用能力，為后續(xù)復(fù)雜程序編寫提供技術(shù)保障。

4.2 通過FPGA軟件實(shí)現(xiàn)通信系統(tǒng)模型

采用QuartusⅡ軟件，運(yùn)用VHDL語言及圖形化編寫方式，按照通信系統(tǒng)模型及總體程序的需求，進(jìn)行分模塊設(shè)計(jì)以及頂層連接。在設(shè)計(jì)軟件模塊時(shí)，對(duì)關(guān)鍵測(cè)試點(diǎn)進(jìn)行芯片引腳設(shè)置，通過對(duì)核心開發(fā)板相關(guān)測(cè)試點(diǎn)進(jìn)行實(shí)測(cè)，強(qiáng)化了學(xué)生對(duì)數(shù)字通信系統(tǒng)基本架構(gòu)的認(rèn)知，讓學(xué)生掌握測(cè)試儀器的基本使用方法。同時(shí)，進(jìn)一步提升學(xué)生對(duì)于FPGA軟件編寫的能力。實(shí)測(cè)波形如圖5(a)(b)所示。

4.3 完成片上通信系統(tǒng)初步設(shè)計(jì)

隨著技術(shù)發(fā)展，當(dāng)前數(shù)字通信系統(tǒng)已全部采用了片上系統(tǒng)的設(shè)計(jì)方式，以可編程的硬件為平臺(tái)，搭載特定的系統(tǒng)軟件，從而實(shí)現(xiàn)可靠高效的通信。由于該部分實(shí)驗(yàn)具有一定的理論深度和技術(shù)難度，在具體教學(xué)實(shí)施中，選擇部分基礎(chǔ)扎實(shí)、動(dòng)手能力強(qiáng)的學(xué)生進(jìn)行SOPC片上系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)，強(qiáng)化實(shí)踐技能，提高他們的職業(yè)競(jìng)爭(zhēng)力。

5 結(jié)束語

本實(shí)訓(xùn)平臺(tái)從實(shí)際技能需求入手，貼合高職層次通信專業(yè)能力培養(yǎng)目標(biāo)，把握數(shù)字通信系統(tǒng)中最核心的技術(shù)概念。采用硬件實(shí)測(cè)與軟件仿真相結(jié)合的實(shí)驗(yàn)?zāi)Ｊ?，既鞏固學(xué)生對(duì)核心技術(shù)的理解，又強(qiáng)化學(xué)生對(duì)通信系統(tǒng)基本構(gòu)成要素的認(rèn)知，同時(shí)也讓學(xué)生熟悉了現(xiàn)代通信系統(tǒng)典型的實(shí)現(xiàn)方法。