基于單通道DRFM的基帶干擾源設(shè)計(jì)

摘要 通過對單通道數(shù)字射頻存儲器的原理和結(jié)構(gòu)分析，總結(jié)了單通道數(shù)字射頻存儲器的優(yōu)缺點(diǎn)，并基于單通道數(shù)字射頻存儲結(jié)構(gòu)，引入DSP模塊設(shè)計(jì)了一種基帶干擾源，實(shí)現(xiàn)了對寬帶信號的處理。
關(guān)鍵詞 數(shù)字射頻存儲器；基帶干擾源；數(shù)字信號處理

現(xiàn)代新型雷達(dá)普遍采用匹配接收和相參信號處理技術(shù)，因此具有優(yōu)秀的目標(biāo)檢測、識別和跟蹤能力，同時具有良好抗干擾性能。使用傳統(tǒng)噪聲干擾信號對相參雷達(dá)進(jìn)行干擾，由于干擾信號不相參，能量利用率低、干擾效果差，迫使噪聲干擾機(jī)過度提高發(fā)射功率，為系統(tǒng)工程實(shí)現(xiàn)帶來困擾。因此，需要研究相參干擾技術(shù)以應(yīng)對新體制雷達(dá)。
數(shù)字射頻存儲器(Digital Radio Frequency Memory，DRFM)利用高速模數(shù)轉(zhuǎn)換器件、高速數(shù)字邏輯器件進(jìn)行采樣、存儲、處理雷達(dá)信號，可以產(chǎn)生相參干擾信號。DRFM技術(shù)已成為現(xiàn)代干擾技術(shù)的核心。

1 單通道幅度量化DRFM的結(jié)構(gòu)及特點(diǎn)
幅度量化是指利用ADC對輸入信號幅度進(jìn)行采樣、量化、編碼處理，得到數(shù)字信號。重構(gòu)時，數(shù)字信號經(jīng)DAC后輸出模擬信號。幅度量化的采樣頻率和量化位數(shù)決定了重構(gòu)信號的保真度。
單通道幅度量化DRFM由一路ADC電路組成，其結(jié)構(gòu)如圖1所示。工作流程為：輸入的射頻信號與系統(tǒng)本振進(jìn)行混頻，經(jīng)帶通濾波下變頻為中頻信號；中頻信號與精確本振混頻、濾波后，得到基帶模擬信號；ADC在采樣時鐘控制下，實(shí)現(xiàn)模數(shù)轉(zhuǎn)換，輸出數(shù)字信號存儲到RAM中；在轉(zhuǎn)發(fā)過程中，讀出數(shù)據(jù)經(jīng)DAC、低通濾波后，重構(gòu)為基帶模擬信號；此信號與系統(tǒng)本振混頻后，上變頻為射頻干擾信號。

假設(shè)下變頻后輸出信號的頻率范圍為[f0-△B／2，f0+△B／2]，為抑制上變頻和下變頻的高次交調(diào)，其中心頻率f0與帶寬△B之間須滿足
2(f0-△B／2)>f0+△B／2 (1)
即
f0>3△B／2 (2)
根據(jù)采樣理論，采樣時鐘的頻率應(yīng)滿足
fc>2(f0+△B／2)=2f0+△B>4△B (3)
由式(3)可知，單通道幅度量化的采樣率應(yīng)該大于輸入信號帶寬的4倍。因此單通道幅度量化即便有結(jié)構(gòu)簡單、不存在通道幅相不一致問題的優(yōu)點(diǎn)，但由于ADC器件的限制，存在系統(tǒng)瞬時帶寬較小，難以處理寬帶信號的缺點(diǎn)。

2 基于單通道DRFM的干擾源設(shè)計(jì)
為解決寬帶信號處理問題而產(chǎn)生的正交雙通道DRFM存在幅相要求嚴(yán)格、調(diào)試?yán)щy的特點(diǎn)，為設(shè)計(jì)者增加了工作量。隨著技術(shù)的進(jìn)步，目前ADC器件的性能有了大幅提高，為采用單通道DRFM處理寬帶信號提供了可能。
基帶干擾源主要完成對基帶信號的采集存儲、處理分析與基帶干擾信號的生成。包括上下變頻模塊、高速采集板、DSP數(shù)字信號處理板、控制計(jì)算機(jī)和高速數(shù)字波形合成器等部分。其組成框圖如圖2所示。

2．1 高速數(shù)據(jù)采集板
高速數(shù)據(jù)采集板主要完成模擬中頻信號到數(shù)字信號的變換，它將中頻信號進(jìn)行量化處理，獲得數(shù)字信號并存儲。干擾源的瞬時帶寬要求為400 MHz，采用SPT公司的閃存A／D芯片SPT7760。SPT7760采樣率為1 GHz，雙路輸出，每一路均有鎖存時鐘，每個端口的輸出速度為500 MB·s-1。然后采用ADC輸出分為8路的方案，將每一路的數(shù)據(jù)產(chǎn)生率降為125 MB·s-1，輸出存儲及處理。由于ADC的輸出數(shù)據(jù)為ECL電平，而
后續(xù)的鎖存器和緩存器為TTL電平，所以在降速之前選用MICRE公司的SY100系列，將ECL電平轉(zhuǎn)化為TTL電平。
解決高速數(shù)據(jù)存儲的方法一般是在高速數(shù)據(jù)輸入和速度較低的大容量存儲器之間加入高速FIFO。由于選擇的FPGA與存儲器工作頻率相同，同為200 MHz。FPGA只需產(chǎn)生同步控制信號在一個時鐘周期內(nèi)將TTL鎖存數(shù)據(jù)存入存儲器即可。同時FPGA還完成與DSP信號處理器的接口控制和數(shù)據(jù)轉(zhuǎn)換等功能。
高速采集板的原理如圖3所示。

2．2 高速數(shù)字波形合成板
高速數(shù)字波形合成板實(shí)質(zhì)是高速數(shù)字采集器的逆過程，它和高速數(shù)字采集器的區(qū)別在于它處理的信號是經(jīng)過．DSP板分析、計(jì)算后的干擾信號，其原理框圖如圖4所示。設(shè)計(jì)采用Triquent公司的D／A芯片TQ6122。TQ6122是一款高速D／A轉(zhuǎn)換器，轉(zhuǎn)換速率為1GSa／s，具有8位數(shù)據(jù)位，功耗1．3 W。可廣泛用于直接數(shù)字頻率合成、高速任意波形發(fā)生器、寬帶視頻信號生成等方面。
2．3 DSP處理板
DSP信號處理機(jī)用于完成中頻采集后信號處理、分析以及干擾樣式的產(chǎn)生和部分系統(tǒng)控制的功能。核心處理器由兩片TMS320C6701組成，兩片處理器有獨(dú)立的存貯器資源，也有相互共享的存貯器資源，它們之間可以獨(dú)立工作也可以相互通信和交換數(shù)據(jù)，通信方式為串口通信或通過雙口RAM交換數(shù)據(jù)；DSP還提供數(shù)據(jù)總線、地址總線和讀寫信號等控制信號，并與外部高速數(shù)字波形合成器的數(shù)據(jù)接口或高速采集器的數(shù)據(jù)接口相接，以便交換數(shù)據(jù)和提供控制信號。DSP處理模塊組成原理如圖5所示。

3 設(shè)計(jì)仿真
(1)梳狀譜輸出。梳狀譜干擾是針對多個信號或跳頻信號進(jìn)行的窄帶噪聲干擾。在Matlab中采用3個獨(dú)立的帶限白噪聲經(jīng)濾波，帶寬變?yōu)?0 MHz、5 MHz、5 MHz后分別與65 MHz、140 MHz、175 MHz的本振混頻后在輸出，采樣時間設(shè)為1 ns，仿真結(jié)果輸出如圖6所示。

(2)連續(xù)波輸出。連續(xù)波干擾亦稱“非調(diào)制干擾”，連續(xù)發(fā)射幅度、頻率和相位不變的正弦波所形成的有源干擾，屬于點(diǎn)頻干擾。設(shè)置采樣頻率為1 GHz，脈寬1μs，4個頻點(diǎn)為50 MHz、110 MHz、200 MHz、250 MHz，仿真結(jié)果輸出如圖7所示。

(3)多普勒信號輸出。多普勒干擾的原理是利用多普勒效應(yīng)在接收到的目標(biāo)信號上增加或減少多普勒頻移，形成拖速效果。根據(jù)多普勒頻移增加或減少，在雷達(dá)屏幕上會出現(xiàn)接近或遠(yuǎn)離的移動虛假目標(biāo)。設(shè)置3個信號的多普勒頻移為200 kHz、400 kHz、600 kHz，與本振100 MHz進(jìn)行混頻，仿真輸出如圖8所示。

(4)線性調(diào)頻信號輸出。線形調(diào)頻干擾即掃頻干擾，在需要干擾的頻帶里進(jìn)行掃頻，需要設(shè)置頻率上下限，脈沖寬度。設(shè)置采樣頻率為1 GHz，脈寬1μs，帶寬400 MHz，仿真輸出結(jié)果如圖9所示。

4 結(jié)束語
設(shè)計(jì)采用單通道幅度量化DRFM體制，選用高性能ADC器件并引入DSP模塊，在簡化了設(shè)計(jì)和降低了工程實(shí)現(xiàn)難度的同時實(shí)現(xiàn)了對寬帶信號的處理。