面向消費(fèi)類媒體產(chǎn)品設(shè)計(jì)的模擬/RF設(shè)計(jì)自動(dòng)化技術(shù)

處理器、顯示技術(shù)、壓縮算法和無(wú)線數(shù)據(jù)通信等眾多領(lǐng)域的進(jìn)步正在造就新一代具有豐富功能的消費(fèi)類電子產(chǎn)品。為了在這個(gè)誘人的市場(chǎng)取得成功，制造商們需要新的設(shè)計(jì)方法，使他們能夠以更快的速度向市場(chǎng)推出更多功能、更低成本和更低功耗的產(chǎn)品。

下一代消費(fèi)類媒體產(chǎn)品的最大設(shè)計(jì)挑戰(zhàn)是如何設(shè)計(jì)低功耗的模擬和RF接口，并把這些接口與嵌入式系統(tǒng)的其余部分集成在一起。工藝技術(shù)的驚人進(jìn)步使得系統(tǒng)級(jí)芯片(SoC)設(shè)計(jì)可以實(shí)現(xiàn)以前無(wú)法達(dá)到的集成度，但這也增大了模擬/RF設(shè)計(jì)挑戰(zhàn)的難度。前幾代工藝使設(shè)計(jì)人員能夠把數(shù)字功能集成在單芯片上，而由系統(tǒng)板上的分立芯片提供其余功能。實(shí)際上，余下功能主要包括RF、模擬或混合信號(hào)電路。SoC革命則允許把所有這些功能都集成到單芯片上。

這種集成可以帶來(lái)眾多好處，包括減少系統(tǒng)組裝成本、降低功耗和增強(qiáng)可靠性。這些因素對(duì)于提高在消費(fèi)類媒體產(chǎn)品市場(chǎng)上的競(jìng)爭(zhēng)力是至關(guān)重要的。據(jù)IBS公司的統(tǒng)計(jì)分析顯示，在2000年，混合信號(hào)半導(dǎo)體的毛利潤(rùn)比純數(shù)字產(chǎn)品高10-12%，而且混合信號(hào)產(chǎn)品的年降價(jià)幅度不到數(shù)字產(chǎn)品的1/3。因此，混合信號(hào)產(chǎn)品不僅能帶來(lái)更高的利潤(rùn)，而且這種利潤(rùn)是不斷增長(zhǎng)的。如果哪家公司能夠成功地利用新一代工藝技術(shù)來(lái)提高集成度、降低系統(tǒng)成本和功耗，那么它在市場(chǎng)上將獲得比競(jìng)爭(zhēng)對(duì)手更大的利潤(rùn)，并取得更大的成功。

SoC設(shè)計(jì)者面臨的關(guān)鍵挑戰(zhàn)

不幸的是，這種令人向往的集成還存在某些問(wèn)題。造成這些問(wèn)題的根源在于模擬與數(shù)字電路之間的根本差異。與模擬電路不同，數(shù)字電路的可收縮性非常好。隨著工藝特征尺寸的縮小，數(shù)字晶體管變得更快、更冷、更便宜。因?yàn)閿?shù)字晶體管只須寄存1和0，所以它們不會(huì)受工藝或溫度差異的影響，事實(shí)上，兩個(gè)設(shè)計(jì)類似的數(shù)字晶體管雖然可能包含實(shí)際缺陷，但在功能上仍是等效的。

然而，在模擬電路中，即使兩個(gè)模擬晶體管的物理實(shí)現(xiàn)有略微的不同或者它們的工作環(huán)境稍有變化，都將導(dǎo)致兩個(gè)晶體管出現(xiàn)不同的行為，從而產(chǎn)生問(wèn)題。隨著特征尺寸的縮小，“不匹配”問(wèn)題將變得越來(lái)越嚴(yán)重，因?yàn)樾〉蔫Υ脮?huì)由于器件面積的縮小而被放大。此外，不斷縮短的柵極長(zhǎng)度將使電流密度、功率密度和電壓噪聲增大，從而減少了噪聲裕量。在130納米工藝下，長(zhǎng)期被設(shè)計(jì)者忽略的漏電功率將變成一個(gè)限制因素。以下由東京大學(xué) Takayasu Sakurai教授提供的數(shù)據(jù)說(shuō)明了SoC設(shè)計(jì)者必須克服的一些挑戰(zhàn)：

* 柵極長(zhǎng)度 ×0.5* 功率密度 ×1.6

* RC延時(shí)/瞬態(tài)延遲×3.2

* 電流密度 ×1.6

* 電壓噪聲 ×3.2

(注：乘法因子表示參數(shù)的變化倍數(shù))

此外，妨礙把模擬和數(shù)字功能集成到單芯片上的其它問(wèn)題還有許多，包括襯底耦合噪聲、歐姆壓降，以及最重要的一點(diǎn)，即如何實(shí)現(xiàn)功耗預(yù)算目標(biāo)。

如果這些問(wèn)題加在一起，其復(fù)雜性將令設(shè)計(jì)者無(wú)法對(duì)付。東芝公司向IEEE電子設(shè)計(jì)過(guò)程(EDP)工作組提交的一份報(bào)告說(shuō)明了這種情況。在該報(bào)告中，東芝討論了用于模/數(shù)轉(zhuǎn)換器的一種比較器電路的設(shè)計(jì)，它由0.25微米工藝移植到0.13微米工藝需要四周時(shí)間。這種再設(shè)計(jì)過(guò)程要求設(shè)計(jì)師在確定21種器件參數(shù)(7個(gè)堆棧式晶體管的寬度、長(zhǎng)度和m因子)的同時(shí)，努力實(shí)現(xiàn)最小的功耗。

模擬、混合信號(hào)設(shè)計(jì)自動(dòng)化

模擬/混合信號(hào)設(shè)計(jì)自動(dòng)化技術(shù)可以從兩個(gè)方面使這些問(wèn)題得到一定緩解。首先，隨著常規(guī)設(shè)計(jì)任務(wù)的復(fù)雜性增加，自動(dòng)化技術(shù)越來(lái)越能夠在更短的時(shí)間內(nèi)找到等同于或者比人工設(shè)計(jì)方式更好的解決方案。我們?cè)?0世紀(jì)90年代從數(shù)字邏輯綜合方面觀察到這種現(xiàn)象，即當(dāng)設(shè)計(jì)算法和設(shè)計(jì)復(fù)雜性達(dá)到某種程度時(shí)，自動(dòng)化技術(shù)將成為優(yōu)先考慮的選擇。今天，我們?cè)谀M電路領(lǐng)域再次看到這種現(xiàn)象，由于設(shè)計(jì)算法已經(jīng)十分成熟，設(shè)計(jì)又達(dá)到足夠的復(fù)雜度，以致于自動(dòng)化解決方案成為設(shè)計(jì)者的首選。

其次，通過(guò)自動(dòng)完成那些當(dāng)今占用設(shè)計(jì)者大量寶貴時(shí)間的常規(guī)任務(wù)，設(shè)計(jì)者可以支配更多時(shí)間來(lái)進(jìn)行能取得更大價(jià)值回報(bào)的設(shè)計(jì)活動(dòng)。圖1以一個(gè)典型的壓控振蕩器(VCO)為例說(shuō)明了這點(diǎn)。如果不采用任何自動(dòng)化技術(shù)，設(shè)計(jì)者的大部分時(shí)間不是用在做設(shè)計(jì)上，而是浪費(fèi)在縮小尺寸、布局和實(shí)現(xiàn)設(shè)計(jì)收斂等常規(guī)任務(wù)上。最新一代的模擬/混合信號(hào)設(shè)計(jì)自動(dòng)化工具能夠?yàn)樵O(shè)計(jì)者提供功能強(qiáng)大的自動(dòng)化流程，使設(shè)計(jì)者可以用更多時(shí)間來(lái)做增值設(shè)計(jì)。這對(duì)于在消費(fèi)類產(chǎn)品領(lǐng)域取得成功是至關(guān)重要的，在這些領(lǐng)域，要滿足更低的功耗預(yù)算需要選擇恰當(dāng)?shù)募軜?gòu)。

有希望的結(jié)果

為了在消費(fèi)類媒體產(chǎn)品市場(chǎng)取得成功并從混合信號(hào)SoC中獲得更大利潤(rùn)，制造商需要解決模擬/混合信號(hào)(A/M-S)設(shè)計(jì)的瓶頸。主要EDA供應(yīng)商已經(jīng)認(rèn)識(shí)到克服A/M-S設(shè)計(jì)挑戰(zhàn)的重要性。Cadence公司IC實(shí)現(xiàn)部總經(jīng)理Lavi Lev表示，模擬設(shè)計(jì)將是實(shí)現(xiàn)SoC遠(yuǎn)景藍(lán)圖的關(guān)鍵。此外，幾家小型的新興公司正致力于解決A/M-S設(shè)計(jì)挑戰(zhàn)。

例如，Neolinear公司開發(fā)了用于模擬、RF和混合信號(hào)設(shè)計(jì)的EDA軟件。NeoCircuit和 NeoCircuit-RF工具可以自動(dòng)確定模擬、定制數(shù)字和RF電路的尺寸，這大大提高了設(shè)計(jì)工程師的生產(chǎn)率。NeoCell工具可以自動(dòng)完成模擬單元的布局布線。在結(jié)合運(yùn)用這些工具的情況下，Neolinear的技術(shù)可以實(shí)現(xiàn)快速模擬設(shè)計(jì)。表1給出了由Neolinear和臺(tái)灣工業(yè)技術(shù)研究院 (ITR)共同完成的工作成果，它們證明了這種革命性的模擬綜合技術(shù)可以實(shí)現(xiàn)的設(shè)計(jì)改進(jìn)。表1的結(jié)果來(lái)自三個(gè)電路，分別是：

1. 跨導(dǎo)阻抗放大器，

2. 11位流水線型模數(shù)轉(zhuǎn)換器的增益級(jí)，

3. 使用在3GHz PLL中的預(yù)分頻器。

在全部的三種情況下，NeoCircuit工具都能夠達(dá)到或超過(guò)手工設(shè)計(jì)電路的性能。