ADC時鐘輸入考慮

為了充分發(fā)揮芯片的性能，應(yīng)利用一個差分信號驅(qū)動ADC的采樣時鐘輸入端（CLK+和CLK?）。 通常，應(yīng)使用變壓器或電容將該信號交流耦合到CLK+引腳和CLK?引腳內(nèi)。 這兩個引腳有內(nèi)部偏置，無需其它偏置。

高速、高分辨率ADC對時鐘輸入信號的質(zhì)量非常敏感。 為使高速ADC實現(xiàn)出色的信噪比(SNR)，必須根據(jù)所需的輸入頻率認真考慮均方根(rms)時鐘抖動。 rms時鐘抖動可能會限制SNR，哪怕性能最佳的ADC也不例外，輸入頻率較高時情況會更加嚴重。 在給定的輸入頻率(fA)下，僅由孔徑抖動(tJ)造成的SNR下降計算公式如下：

SNR = 20 × log10 (2 × π × fA × tJ)

公式中，均方根孔徑抖動表示所有抖動源（包括時鐘輸入信號、模擬輸入信號和ADC孔徑抖動）的均方根。 中頻欠采樣應(yīng)用對抖動尤其敏感，如下圖所示。 均方根時鐘抖動相同時，若ADC的模擬輸入頻率提高到三倍，SNR會降低10dB。

圖中顯示了不同均方根時鐘抖動條件下受限于SNR的性能與輸入頻率的關(guān)系。 可注意到，隨著輸入頻率提高，為了實現(xiàn)與較低輸入頻率下相同的SNR限值，需要降低均方根時鐘抖動。 例如，均方根時鐘抖動為200fs時，ADC在250MHz時的SNR性能限值為70dB，但1GHz輸入信號要實現(xiàn)相同性能，均方根時鐘抖動必須為50fs或更低。

理想信噪比與模擬輸入頻率和抖動的關(guān)系

當(dāng)孔徑抖動可能影響ADC的動態(tài)范圍時，應(yīng)將時鐘輸入信號視為模擬信號。 為避免在時鐘信號內(nèi)混入數(shù)字噪聲，時鐘驅(qū)動器電源應(yīng)與ADC輸出驅(qū)動器電源分離。 如果時鐘信號來自其它類型的時鐘源（通過門控、分頻或其它方法），則應(yīng)在最后對原始時鐘進行重定時。

作者簡介： Ian Beavers，ADI公司數(shù)字視頻處理部（位于美國北卡羅萊納州格林斯博羅）高級工程師，HDMI及其他視頻接口產(chǎn)品組主管。 1999年進入ADI公司，擁有超過15年的半導(dǎo)體行業(yè)工作經(jīng)驗。 他擁有美國北卡羅來納州立大學(xué)電氣工程學(xué)士學(xué)位和格林斯博羅分校MBA學(xué)位。