基于BF533和FPGA的雷達(dá)信號模擬器設(shè)計實(shí)現(xiàn)

隨著軍事技術(shù)的高速發(fā)展，現(xiàn)代雷達(dá)系統(tǒng)面臨著嚴(yán)峻的挑戰(zhàn)。為適應(yīng)新形勢，在現(xiàn)代數(shù)字信號處理技術(shù)和數(shù)字計算機(jī)高速發(fā)展的基礎(chǔ)上，計算機(jī)仿真技術(shù)得到廣泛應(yīng)用，這也促使雷達(dá)信號模擬技術(shù)快速發(fā)展。雷達(dá)信號模擬器是現(xiàn)代模擬技術(shù)與雷達(dá)技術(shù)相結(jié)合的產(chǎn)物，其在實(shí)際雷達(dá)系統(tǒng)不具備的條件下產(chǎn)生出所需的雷達(dá)回波信號，這在雷達(dá)調(diào)試、性能評估等方面具有重要用途。且隨著雷達(dá)信號模擬技術(shù)的不斷發(fā)展，已成為雷達(dá)技術(shù)的一個重要分支。

當(dāng)今雷達(dá)信號模擬器多采用軟硬結(jié)合的設(shè)計方式，使得系統(tǒng)有更大的靈活性?？刹捎镁幊痰姆椒ㄔO(shè)置所需的模擬雷達(dá)信號的各種參數(shù)，使模擬器能實(shí)現(xiàn)多種信號類型。本文論述的信號模擬器主要針對某雷達(dá)對抗設(shè)備提出，按照實(shí)際要求，產(chǎn)生多通道且相互獨(dú)立的雷達(dá)信號，可提供給雷達(dá)對抗設(shè)備趨于真實(shí)的雷達(dá)環(huán)境。

1 模擬器設(shè)計思想

該雷達(dá)信號模擬器的主要設(shè)計思想是，對于雷達(dá)回波信號，由于數(shù)據(jù)量大，所以采用高速、高性能的DSP芯片進(jìn)行部分計算，并實(shí)時控制基于FPGA的直接數(shù)字頻率合成器產(chǎn)生雷達(dá)模擬信號，且最多可產(chǎn)生4路完全獨(dú)立的信號。

該模擬器方案計劃采用網(wǎng)絡(luò)和本地兩種方式將模擬器的各項參數(shù)發(fā)送給系統(tǒng)，本地通過一塊ARM處理器搭配觸摸屏構(gòu)建人機(jī)交互系統(tǒng)，即可接受網(wǎng)絡(luò)傳送的參數(shù)也可本地手動設(shè)置參數(shù)(包括中心：頻率、脈寬、脈沖重復(fù)周期、調(diào)頻模式、調(diào)頻周期、調(diào)相編碼、子碼寬度、天線掃描類型及掃描周期等)。ARM處理器將設(shè)置好的參數(shù)通過高速USB接口或SPI接口發(fā)送至DSP。而DSP接收數(shù)據(jù)并解析，同時判斷每一路信號類型，并計算出實(shí)時參數(shù)發(fā)送給FPGA。

在FPCA內(nèi)部構(gòu)建一個直接數(shù)字頻率合成器，由Matlab預(yù)先生成正余弦函數(shù)表并導(dǎo)入FPGA的RAM中，以備查找。同時，F(xiàn)PGA將DSP送來的參數(shù)也存入RAM，并計算回波信號的實(shí)時相位，從而通過相位查找正余弦函數(shù)表進(jìn)行輸出。最終通過高速D/A芯片將信號轉(zhuǎn)換為模擬信號，再進(jìn)行天線掃描調(diào)制、濾波、放大輸送至射頻發(fā)送端。信號模擬過程如圖1所示。

2 模擬器的硬件實(shí)現(xiàn)

模擬器的硬件實(shí)現(xiàn)框圖，如圖2所示。系統(tǒng)硬件采用ADI公司的BF533作為數(shù)字信號處理器。采用Xilinx公司的XC5VLX30芯片作為信號合成模塊，并在其內(nèi)部構(gòu)建DDS，輸出至高速D/A轉(zhuǎn)換芯片AD9739。天線掃描調(diào)制模塊由DSP負(fù)責(zé)脈沖包絡(luò)調(diào)制計算，將計算好的調(diào)制碼發(fā)送給FPGA，再由FPGA控制數(shù)控衰減器進(jìn)行調(diào)制。

ADSP-BF533是ADI公司主頻高達(dá)600 MHz的高性能Blackfin處理器，BF533處理器內(nèi)核包含2個16位乘法器，2個40位的累加器，2個40位的ALU，4個視頻ALU和1個40位移位器。外部存儲器通過外部總線接口單元(EBIU)進(jìn)行訪問，并可與最多4個異步存儲器設(shè)備無縫連接。處理器有多個獨(dú)立的DMA控制器，能以最小的DSP內(nèi)核開銷完成自動的數(shù)據(jù)傳輸且擁有1個SPI兼容端口，能使控制器與多個SPI兼容的設(shè)備通信。以上特性均滿足本方案對數(shù)字信號處理器的性能要求，并可高速實(shí)現(xiàn)DSP與USB，F(xiàn)PGA以及其他SPI設(shè)配的數(shù)據(jù)交換。

由于DDS內(nèi)核為全數(shù)字結(jié)構(gòu)，其本身又是一個相位控制系統(tǒng)，因此可在DDS設(shè)計中方便地加入數(shù)字調(diào)頻、調(diào)相及調(diào)幅的功能，以產(chǎn)生ASK、FSK、PSK、MSK等多種信號。本設(shè)計采用增加多種功能的DDS改進(jìn)結(jié)構(gòu)，如圖3所示。

改進(jìn)后的DDS可用于產(chǎn)生常見的任意波形，如圖3所示。在相位累加器的輸入端增加一個加法器，便可實(shí)現(xiàn)頻移鍵控(FSK)。若在相位累加器前增加一個頻率累加器，則后相位累加器的相位輸出呈平方函數(shù)特性，而該相位特性是線性調(diào)頻信號的相位特征，因此可實(shí)現(xiàn)線性調(diào)頻信號。該頻率累加器在FPGA通過積分器實(shí)現(xiàn)，若在頻率累加器前面加一個ROM /RAM，則可由軟件來控制完成非線性調(diào)頻功能。相位累加器的輸出信號是代表相位值的數(shù)字信號，因此在累加器的后面增加一個加法器便可輕易地實(shí)現(xiàn)相移或相位調(diào)制。

相位波形轉(zhuǎn)換部分用查找ROM表的方式進(jìn)行，將計算出的相位值作為地址輸入，查找出信號幅值輸出。

因?qū)τ谝粋€正弦波，用任意象限的波形數(shù)據(jù)就能包含整個周期的信息，所以查找表中只需存儲[0，π/2]的波形。而在查找的過程中充分利用三角恒等式的變換，故使用了一種近似的方法。假設(shè)一個周期的波形用深度為218的地址查找，則1/4周期的信號用位寬16 bit的地址線即可。

系統(tǒng)中，DAC采用AD公司D/A轉(zhuǎn)換器AD9739。AD9739是一款14位的射頻D/A轉(zhuǎn)換器，采樣時鐘速率最高可達(dá)到2.5 GHz，其是目前ADI公司高速D/A產(chǎn)品中轉(zhuǎn)換速率最高的一款芯片。AD9739包含一個串行外設(shè)接口(SPI)，其被用于狀態(tài)寄存器的回讀和配置。此外，其還有3種工作模式分別為普通模式、歸零(RZ)模式和混頻模式。這3種模式下的保持采樣脈沖頻譜圖，如圖4所示。

圖4所示，對于普通模式而言，其保持采樣脈沖的頻譜圖為sinc函數(shù)，且在Fs處衰減至最低，在與數(shù)字樣本頻譜相乘的過程中，可提取出信號的基頻分量，而鏡頻分量則被有效抑制。但為得到中頻頻率分量，若使用普通模式，就需要再經(jīng)過一個乘法器進(jìn)行混頻，進(jìn)而得到所需的中頻信號的分量。對于歸零模式而言，其頻譜在第1、2、3奈奎斯特區(qū)域均相對較為平滑，且在2Fs處衰減至最低，雖頻譜相對較為平滑，但其整體而言增益較低，難以有效提取出所需的中頻頻率分量。而對于混頻模式而言，從頻譜圖可看出，在奈奎斯特2區(qū)增益較大，且在0.75Fs處增益達(dá)到最大，從而可有效地抑制基頻分量而增加鏡頻分量，并可直接提取出所需的中頻頻率分量，這相對于普通模式，便可省去混頻的環(huán)節(jié)。由于本模擬器輸出的是中頻信號，其中心頻率為960 MHz，因此文中選用混頻模式。

3 模擬器雷達(dá)信號類型

從雷達(dá)輻射信號波形來看，各種技術(shù)體制的雷達(dá)選用的信號形式主要包括脈沖調(diào)幅信號、線性調(diào)頻脈沖信號、相位編碼脈沖信號等。在雷達(dá)信號環(huán)境仿真中，需建立雷達(dá)信號環(huán)境的仿真模型，其中包括雷達(dá)脈沖信號模型、天線掃描模型、多信號脈沖排序模型等。本模擬器系統(tǒng)可提供載波頻率(RF)模型、脈沖重復(fù)間隔(PRI)模型和脈沖幅度(PA)模型。而對于所有的模型均可通過DSP軟件計算實(shí)現(xiàn)。

3.1 RF模型

(1)固定載頻雷達(dá)。對于該雷達(dá)，雷達(dá)發(fā)射脈沖序列的載頻保持不變，RF模型為

RFi=RF，i=1，2，3… (1)

式中，RF為雷達(dá)脈沖載頻的中心頻率，其為一非時變的確定性常數(shù)。

(2)頻率捷變雷達(dá)。對于該雷達(dá)，有兩種捷變模式，即脈間捷變頻和脈組捷變頻模式。脈間捷變頻模式采用捷變技術(shù)，使雷達(dá)每個脈沖的載頻在一個較寬的頻段上作隨機(jī)的快速躍變。若頻率捷變范圍為△RF，則脈間捷變頻雷達(dá)的RF模型為

其中，rand(i)是[0，M-1]之間的均勻分布整型偽隨機(jī)數(shù);M是捷變頻點(diǎn)數(shù)。

脈組捷變頻模式是指雷達(dá)脈沖的載頻隨機(jī)捷變是成組變化的。組內(nèi)脈沖的載頻相同，組間脈沖載頻不同，且隨機(jī)捷變。若頻率捷變范圍為△RF，則脈組捷變頻雷達(dá)的RF模型為

其中，rand(i)是[0，M-1]之間的均勻分布整型偽隨機(jī)數(shù);M是捷變頻點(diǎn)數(shù);K是分組脈沖數(shù);int(k)是取整函數(shù)。

(3)頻率分集雷達(dá)。對于該雷達(dá)，其同時發(fā)射一組具有相同脈寬和重頻的發(fā)射脈沖，這些脈沖的載頻各不相同，設(shè)頻率分集數(shù)為M，頻率分集的頻率集為

，則RF模型為

3.2 PRI模型

(1)重頻固定雷達(dá)。對于重頻固定雷達(dá)，雷達(dá)脈沖的脈沖重復(fù)間隔(PRI)保持不變，PRI模型為

PRIi=PRI，i=1，2，3… (5)

其中，PRI為一非時變的確定性常數(shù)。

(2)重頻抖動雷達(dá)。對于該雷達(dá)，其PRI值一般是在一定范圍內(nèi)隨機(jī)變化的。這種變化是隨機(jī)的，但也可按一定艦律變化。其PRI模型為

PRIi=PRI0+δT，i=1，2，3… (6)

其中，PRI0為雷達(dá)信號PRI的中心值或平均值，δT是抖動量，其是在范圍[-△PRI，+△PRI]內(nèi)均勻分布的隨機(jī)序列。△PRI與PRI的比值稱為最大抖動量

式中，γ用以表現(xiàn)抖動的相對大小，其典型值為±1%～±10%。

(3)重頻參差雷達(dá)。對于該雷達(dá)，重頻參差雷達(dá)是一種具有多個重復(fù)頻率的雷達(dá)。其參差方式一般有2參差、3參差等，最多則可能有16參差。但最常用2參差和3參差。對于具有M個PRI的雷達(dá)，PRI模型為

PRIi=PRIk，k=mod(i，M)，i=1，2，3… (8)

其中，M為參差周期數(shù)，每經(jīng)過M個脈沖，各參差PRI值循環(huán)變化一次。參差PRI脈沖列的總重復(fù)周期等于所有參差周期之和。

3.3 PA模型

由于仿真的信號環(huán)境與偵察系統(tǒng)內(nèi)部無關(guān)，脈沖幅度可用到達(dá)偵察系統(tǒng)處的輻射源功率密度表示，這里取功率密度的對數(shù)作為脈沖幅度。設(shè)雷達(dá)信號功率為Pt，天線增益為Gt，偵察機(jī)與雷達(dá)之間的距離為R，電波大氣傳播損耗為L，則脈沖功率可表示為

式中，F(xiàn)(θ)為歸一化的天線方向圖函數(shù)。對處于跟蹤狀態(tài)下的雷達(dá)，F(xiàn)(θ)=1;而對處于搜索狀態(tài)下的雷達(dá)，F(xiàn)(θ)受雷達(dá)波束形狀和掃描方式的影響。在具體計算時，使用的脈沖幅度與上式的脈沖功率還需進(jìn)行轉(zhuǎn)換，將其轉(zhuǎn)換成電壓值使用。

4 模擬器的軟件實(shí)現(xiàn)

在雷達(dá)模擬器的設(shè)計中，軟件設(shè)計工作包括通過串行SPI接口編程配置時鐘和D/A芯片;DSP通過總線與USB和FPGA進(jìn)行通信;DSP內(nèi)部進(jìn)行數(shù)據(jù)處理;FPGA利用Verilog硬件描述語言，完成DDS的邏輯譯碼等工作。

DSP程序主要通過ADI公司提供的開發(fā)軟件VisualDSP++進(jìn)行編程，生成可燒寫到Flash中的ldr文件。FPGA的編程用Xilinx公司的軟件開發(fā)包ISE，實(shí)現(xiàn)信號合成。系統(tǒng)軟件流程圖，如圖5所示。

中斷是DSP與FPGA之間通信的時序控制信號。在每個脈沖周期內(nèi)，F(xiàn)PGA完成接收DSP通過總線發(fā)送的數(shù)據(jù)，立即給DSP發(fā)送中斷信號，且通過總線發(fā)送一組二進(jìn)制標(biāo)志位，低4位有效。FPGA根據(jù)時序判斷下一組信號的通道號，并將相應(yīng)位置置位。DSP通過判斷標(biāo)志位來選擇發(fā)送的雷達(dá)參數(shù)。

5 結(jié)束語

文中采用DSP與FPGA相結(jié)合的方式模擬雷達(dá)信號，并通過軟件設(shè)置雷達(dá)參數(shù)。圖6和圖7為示波器上觀測到的實(shí)際輸出信號。圖6為標(biāo)準(zhǔn)正弦輸出信號，圖7為獨(dú)立的四通道在不同調(diào)制模式下的雷達(dá)脈沖。

如圖7所示，第1通道為固定頻率、固定PRI的脈沖信號;第2通道為頻率捷變脈沖信號，可看到相鄰脈沖之間頻率不同，且變化無規(guī)律;第3通道為頻率組變，每三個脈沖為一組，組間頻率隨機(jī)變化;第4通道PRI參差調(diào)制，每3個脈沖為一周期，組內(nèi)PRI各不相同。