雙環(huán)路時鐘發(fā)生器可清除抖動并提供多個高頻輸出

隨著數(shù)據(jù)轉換器的速度和分辨率不斷提升，對具有更低相位噪聲的更高頻率采樣時鐘源的需求也在不斷增長。時鐘輸入面臨的積分相位噪聲(抖動)是設計師在設計蜂窩基站、軍用雷達系統(tǒng)和要求高速和高性能時鐘信號的其他設計時面臨的眾多性能瓶頸之一。普通系統(tǒng)有多個低頻噪聲信號，PLL可將其上 變頻至更高頻率，以便為這些器件提供時鐘。單個高頻PLL可以解決頻率轉換問題，但很難設計出環(huán)路帶寬足夠低，從而能夠濾除高噪聲參考影響的PLL。搭載低頻高性能VCO/VCXO和低環(huán)路帶寬的PLL可以清除高噪聲參考，但無法提供高頻輸出。高速和噪聲過濾可以通過結合兩個PLL同時實現(xiàn)：先是一個低頻窄環(huán)路帶寬器件(用于清除抖動)，其后是一個環(huán)路帶寬較寬的高頻器件。

有些現(xiàn)代雙環(huán)路模擬PLL集成于單個芯片之上，允許設計師減少低頻參考抖動，同時還能提供高頻、低相位噪聲輸出。這就節(jié)省了寶貴的PCB電路板面積，而且允許要求不同頻率的多個器件以同一相位對齊源為時鐘源。

AD9523、AD9523-1和AD95244時鐘發(fā)生器(如圖1所示)由兩個串聯(lián)模擬PLL構成。第一個PLL (PLL1)清除參考抖動， 第二個PLL (PLL2)生成高頻相位對齊輸出。PLL2也可生成高基頻，再以此為基礎衍生出各種低頻。PLL1使用一個外部低 頻VCXO和一個部分嵌入式三階環(huán)路濾波器來構成一個PLL， 其環(huán)路帶寬范圍為30 Hz至100 Hz。該環(huán)路的帶寬直接影響 將傳播至輸出的參考輸入相位噪聲量。 PLL2使用一個內(nèi)部高速VCO(中心頻率為3.8 GHz，AD9523-1 為3 GHz)和一個部分嵌入式三階環(huán)路濾波器，其額定環(huán)路帶寬約為500 kHz。 該內(nèi)部VCO的帶寬和相位噪聲會直接影響整體輸出的寬帶相 位噪聲。

圖1：AD9523-1的功能框圖

許多工程師把雙環(huán)路PLL當作頻率轉換器，可減少固定量的參考輸入抖動，但更加準確的做法是將其視為低相位噪聲頻率轉換器，其性能受到各個PLL的環(huán)路帶寬以及VCO/VCXO的相位噪聲曲線的影響。

ADIsimCLK仿真工具為確定參考相位噪聲對雙環(huán)路PLL輸出 相位噪聲的影響提供了一種簡便的方法。本例使用ADIsimCLK來模擬高噪聲參考對AD9523-1整體相位噪聲的影響。圖2所示為一個仿真122.88 MHz參考輸入的典型相位噪聲曲線。

圖2：122.88 MHz時的參考相位噪聲曲線

PLL1依賴高性能VCXO和低環(huán)路帶寬來衰減參考相位噪聲， 從而允許VCXO的相位噪聲占據(jù)主導地位。本例采用一個Crystek CVHD-950 VCXO來生成與參考輸入相同的輸出頻率。 這幅圖直接比較了PLL1 輸出端出現(xiàn)的參考相位噪聲量。圖3對Crystek CVHD-950 VCXO的相位噪聲曲線與參考輸入相位噪聲進行了比較。

圖3：122.88 MHz時的Crystek CVHD-950相位噪聲曲線

圖4和表1所示為ADIsimCLK配置參數(shù)，這些參數(shù)用來仿真針對圖3所示參考輸入和PLL1 VCXO相位噪聲曲線， AD9523-1的PLL1輸出相位噪聲響應情況。表2所示為ADIsimCLK在這些設置下生成的PLL1環(huán)路濾波器值。

圖4：ADIsimCLK v1.5中的AD9523-1配置

表1：PLL1配置參數(shù)

表2：ADIsimCLK產(chǎn)生的 PLL1環(huán)路濾波器元件值

圖5展示的是通過ADIsimCLK生成的PLL1在122.88 MHz條 件下的仿真輸出(實線)，以及高噪聲 122.88 MHz參考頻率 的原始相位噪聲曲線(虛線)。請注意，PLL1的輸出相位噪 聲遠遠低于原始參考輸入相位噪聲。PLL1的環(huán)路帶寬會顯著 衰減參考頻率的相位噪聲，使VCXO的低相位噪聲曲線可以 在30 Hz環(huán)路濾波器截止頻率之后占據(jù)主導地位。如果參考相 位噪聲在全部偏移頻率上都在增加，則輸出相位噪聲將只會隨PLL1環(huán)路帶寬而增加。

圖5：采用高抖動參考頻率的PLL1輸出相位噪聲

圖6和圖7展示的是AD9523-1 PLL1輸出，其相位噪聲比圖2中的高噪聲參考頻率分別高出6 dB和12 dB。 在頻偏約20 kHz以外，PLL1的輸出相位噪聲由其環(huán)路設置和VCXO的性能所主導。因此，由于積分范圍始于20 kHz失調(diào)，抖 動性能只會略微變化，盡管參考輸入相位噪聲會增加12 dB。 這是在設計時使PLL1具備低環(huán)路帶寬并使用低相位噪聲VCXO帶來的直接結果。必須使用具有低KVCO的低頻、高性能VCXO來形成足夠低的PLL1環(huán)路帶寬，以便實現(xiàn)抖動的清除。

圖6：采用各種參考頻率的PLL1輸出相位噪聲

圖7：采用各種參考頻率的PLL1輸出相位噪聲(放大圖)

PLL1的低相位噪聲輸出充當PLL2的參考頻率，以形成相位 對齊、頻率更高的輸出。PLL2含有一個內(nèi)部VCO(其中心頻率為3 GHz)， 最高支持1 GHz的輸出頻率。為了比較高噪聲輸入?yún)⒖碱l率和AD9523系列器件 的整體相位噪聲，需要在122.88 MHz下考察所得到的相位噪聲(FVCO除以24)。注意，PLL2的輸出一般用于頻率轉換或高頻 輸出。表3所示為輸入ADIsimCLK的PLL2配置參數(shù)。表4所示為ADIsimCLK在這些設置下生成的PLL2環(huán)路濾波器值。

表3：PLL2配置參數(shù)

表4：來自ADIsimCLK的PLL2環(huán)路濾波器元件值

圖8和圖9對各參考輸入相位噪聲與通過ADIsimCLK仿真得到的AD9523-1輸出相位噪聲結果進行了比較。請注意10 kHz和1 MHz之間增加的相位噪聲基底。這是因為PLL2的內(nèi)部VCO相位噪聲的關系。

圖8：采用各種參考頻率的PLL2輸出相位噪聲

圖9：采用各種參考頻率的PLL2輸出相位噪聲(放大圖)

PLL2中的內(nèi)部VCO相位噪聲在大約頻偏為5 kHz之后足夠 高，會開始主導器件的總輸出相位噪聲。在頻偏5 kHz區(qū)域之 后，增加的參考相位噪聲對輸出相位噪聲的影響很小。

結論

PLL1的抖動清除功能可以防止多數(shù)參考輸入相位噪聲到達PLL2。高噪聲參考輸入確實會影響近載波相位噪聲(頻偏10kHz以下)，但器件的總輸出抖動是由器件的性能而非參考頻率的性能所主導的。對于積分抖動計算值處于12 kHz至20 MHz之間的情況，輸出抖動很可能相同，不受輸入抖動的影 響。真正的性能指標不是聲稱雙環(huán)路模擬PLL可以衰減多少抖動，而是它會產(chǎn)生多少抖動。