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          基于DSP Builder的CIC梳狀濾波器的設(shè)計

          作者: 時間:2016-10-29 來源:網(wǎng)絡(luò) 收藏

          摘要具有結(jié)構(gòu)簡單、規(guī)整,占用存儲量小,不需要乘法器,實現(xiàn)簡單且速度高等特點,在高速抽取或插值系統(tǒng)應(yīng)用廣泛。采用DSP Builder軟件工具,在Simulink平臺上構(gòu)建了一級4階,通過多種EDA工具仿真與分析,最終在EP2C35F484C8型得到了最高響應(yīng)速度為138.89 MHz的高速,其性能遠(yuǎn)優(yōu)于DSP通用處理器的實現(xiàn)方式。

          本文引用地址:http://www.ex-cimer.com/article/201610/308186.htm

          0 引言

          CIC(Cascade Integrator Comb)濾波器最早由Hogenauer提出,后來出現(xiàn)了很多改進(jìn)的結(jié)構(gòu)形式。隨著芯片技術(shù)的快速發(fā)展、多相濾波技術(shù)的廣泛應(yīng)用以及無線通信市場的迅速成長,CIC低通濾波器得到了廣泛的應(yīng)用。長期以來,CIC梳狀濾波器一般是在通用DSP處理器上實現(xiàn)的,由于DSP處理器的順序執(zhí)行特性的限制,其速度很難滿足一些高速抽取與插值系統(tǒng)的需要。具有優(yōu)良的全硬件并行執(zhí)行的特性,研究CIC梳狀濾波器的設(shè)計及其實現(xiàn)具有重要的現(xiàn)實意義。

          本文采用DSP Builder建模的方法,研究一級4階CIC梳狀濾波器及其FPGA實現(xiàn)方法,為CIC梳狀濾波器設(shè)計及其FPGA實現(xiàn)的研究提供了一種新的思路。

          1 CIC梳狀濾波器原理

          CIC濾波器沖激響應(yīng)如式(1)所示:

          基于DSP Builder的CIC梳狀濾波器的設(shè)計

          單級CIC數(shù)字濾波器的結(jié)構(gòu)如圖1所示。

          基于DSP Builder的CIC梳狀濾波器的設(shè)計
          基于DSP Builder的CIC梳狀濾波器的設(shè)計
          基于DSP Builder的CIC梳狀濾波器的設(shè)計

          頻率區(qū)間(0~2π/R)為CIC數(shù)字濾波器的主瓣,其他區(qū)間稱為其旁瓣。不難看出,隨著信號頻率的增大,CIC數(shù)字濾波器的旁瓣電平不斷減小。其中,第一旁瓣電平表達(dá)式如式(6)所示:

          基于DSP Builder的CIC梳狀濾波器的設(shè)計

          圖2是CIC抽取濾波器的幅頻特性,可見,單級CIC濾波器的旁瓣電平比較大。

          基于DSP Builder的CIC梳狀濾波器的設(shè)計

          2 基于的FPGA開發(fā)方法

          圖3是利用DSP Builder軟件工具來開發(fā)FPGA的基本流程。設(shè)計第一步是建模,主要是調(diào)用DSPBuilder軟件中的元件構(gòu)建數(shù)字系統(tǒng)模型。之后對建立的模型進(jìn)行仿真測試。

          基于DSP Builder的CIC梳狀濾波器的設(shè)計

          仿真通過之后再運行Signal Compiler信號編譯器將模型轉(zhuǎn)化成寄存器傳輸級硬件描述語言。然后利用QuartusⅡ軟件進(jìn)行編譯、邏輯綜合、適配(結(jié)構(gòu)綜合)及時序網(wǎng)表提取等操作,最后生成編程文件和時序網(wǎng)表文件。最終再下載到FPGA/CPLD芯片上進(jìn)行硬件測試。

          3 CIC梳狀濾波器建模

          調(diào)用工具包中的模塊,構(gòu)建了CIC濾波器單元結(jié)構(gòu)模型,如圖4所示。CIC梳狀濾波器主要由加減法器和延遲單元組成。

          基于DSP Builder的CIC梳狀濾波器的設(shè)計

          將基本單元模型封裝成一個子系統(tǒng),構(gòu)建一級CIC樹狀濾波器如圖5所示。濾波器輸入信號由典型的正弦信號疊加白噪聲組成,經(jīng)一級CIC梳狀濾波器后送示波器輸出結(jié)果。

          基于DSP Builder的CIC梳狀濾波器的設(shè)計

          4 仿真與結(jié)果分析

          圖6是CIC梳狀濾波器模型仿真結(jié)果,其中圖6(上)為梳狀濾波器輸入信號波形,圖6(下)為輸出信號波形。可以看出,經(jīng)過一級CIC梳狀濾波器后,輸入信號中的高頻噪聲得到了較好的抑制。

          基于DSP Builder的CIC梳狀濾波器的設(shè)計

          模型仿真通過以后,運行Signal Compiler信號編譯器,將模型轉(zhuǎn)換成VHDL語言程序,產(chǎn)生測試向量文件,然后用ModelSim進(jìn)行寄存器傳輸級仿真,仿真結(jié)果如圖7所示,可以看出,RTL寄存器傳輸級仿真結(jié)果與Matlab中模型仿真結(jié)果基本一致,進(jìn)一步驗證了模型的正確性。

          基于DSP Builder的CIC梳狀濾波器的設(shè)計

          再調(diào)用QuartusⅡ進(jìn)行邏輯綜合與適配,最終在Altera公司CycloneⅡ系列EP2C35F484C8型FPGA上得到了最高響應(yīng)頻率為138.89 MHz的CIC梳狀濾波器,其性能遠(yuǎn)高于采用DSP通用處理器實現(xiàn)的濾波器。

          5 結(jié)語

          CIC梳狀濾波器的設(shè)計及其FPGA實現(xiàn)具有重要的意義。本文采用DSP Builder系統(tǒng)建模的方法研究CIC梳狀濾波器的設(shè)計具有重要的參考價值。當(dāng)然,本文只研究了一級四階CIC梳狀濾波器的性能,在實際應(yīng)用中,可以根據(jù)需要進(jìn)行二級或者多級級聯(lián),以提高CIC梳狀濾波器的整體性能。



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