基于DM6446嵌入式虹膜識(shí)別系統(tǒng)的電源設(shè)計(jì)與實(shí)現(xiàn)

摘要：為了實(shí)現(xiàn)嵌入式虹膜識(shí)別系統(tǒng)的穩(wěn)定工作，提出了一種基于軟件關(guān)機(jī)電路的電源系統(tǒng)設(shè)計(jì)方案，并完成系統(tǒng)的硬件設(shè)計(jì)。該系統(tǒng)的硬件設(shè)計(jì)主要分為全局電源，內(nèi)核電源和I/O模塊電源3大部分，能夠滿足虹膜識(shí)別系統(tǒng)的所有器件功耗需求。實(shí)際應(yīng)用表明，該電源具有軟件可操作性，能夠使TMS320DM6446內(nèi)核達(dá)到長(zhǎng)期且穩(wěn)定工作的特點(diǎn)，滿足了設(shè)計(jì)需求。

關(guān)鍵詞：嵌入式虹膜識(shí)別系統(tǒng);DM6446;軟件關(guān)機(jī)電路;內(nèi)核電源

隨著社會(huì)和科技的發(fā)展，身份認(rèn)證的重要性日益顯現(xiàn)。傳統(tǒng)的身份識(shí)別方式由于其固有的局限性已遠(yuǎn)遠(yuǎn)不能滿足要求，于是迫切希望有一種安全可靠、易于使用的鑒別身份方式。虹膜識(shí)別以其非接觸的采集方式，最精確的識(shí)別方法，居于生物特征識(shí)別系統(tǒng)的首位。目前，虹膜識(shí)別系統(tǒng)實(shí)現(xiàn)平臺(tái)可分為基于PC機(jī)的虹膜識(shí)別系統(tǒng)和基于嵌入式的虹膜識(shí)別系統(tǒng)兩大類(lèi)。前者主要用于國(guó)防等國(guó)家大型管理系統(tǒng)等領(lǐng)域;而后者適用于小范圍認(rèn)證，信息處理量不大，系統(tǒng)結(jié)構(gòu)較為簡(jiǎn)單的高安全級(jí)別門(mén)禁系統(tǒng)等領(lǐng)域。

本課題研究開(kāi)發(fā)了基于DM6446的嵌入式虹膜系統(tǒng)，主要研究工作分為3部分：虹膜嵌入式硬件系統(tǒng)的實(shí)現(xiàn)、Linux操作系統(tǒng)下驅(qū)動(dòng)編寫(xiě)和虹膜算法在DSP上的移植與優(yōu)化。本文重點(diǎn)闡述在該嵌入式硬件系統(tǒng)實(shí)現(xiàn)過(guò)程中的電源設(shè)計(jì)。根據(jù)業(yè)界硬件工程師的設(shè)計(jì)電路經(jīng)驗(yàn)，電源設(shè)計(jì)是電路設(shè)計(jì)的核心，只有電源在長(zhǎng)期穩(wěn)定地工作條件下，嵌入式系統(tǒng)的各個(gè)模塊才可能完成其相應(yīng)的工作。因此，電源的設(shè)計(jì)與實(shí)現(xiàn)在該嵌入式系統(tǒng)中占有至關(guān)重要的作用。

1 全局電源設(shè)計(jì)

在本系統(tǒng)中，通過(guò)考察各模塊電路和芯片參數(shù)等多方面因素，確定了整個(gè)系統(tǒng)的全局電源為5V輸出;由于DM6446中的ARM內(nèi)核和DSP內(nèi)核等均為高功耗模塊，所以在全局電源設(shè)計(jì)中，應(yīng)考慮系統(tǒng)的最大功耗，使其能維護(hù)整個(gè)模塊系統(tǒng)能正常穩(wěn)定工作，并杜絕過(guò)度發(fā)熱現(xiàn)象。

綜上所述，定義全局電源輸出電壓：Vo=5 V，負(fù)荷電流：Io-TYP=12 A，輸入電壓Vin-TYP=12 V，軟啟動(dòng)時(shí)間tss=5 ms。選用LM3150降壓電源芯片，其輸入電壓范圍可達(dá)到6～24 V，輸出電流最高達(dá)12 A，達(dá)到設(shè)計(jì)要求。

1.1 設(shè)計(jì)輸出電壓

全局穩(wěn)壓電源電路圖如圖1所示，根據(jù)輸出電壓計(jì)算公式：

1.2 使能端軟件關(guān)機(jī)電路

該電路使用隔離的小電壓控制LM3150電源的使能引腳(EN)，保證了單片機(jī)控制電路引腳不受倒灌的高電壓侵害。

軟件關(guān)機(jī)電路圖如圖2所示，在調(diào)試階段，焊接R52電阻，使得Q1基極為低，Q1斷開(kāi)，Power_On端經(jīng)R10接地，使得LM3150電源電路停用;當(dāng)不焊接R52電阻時(shí)，Q1基極為高電平，Q1導(dǎo)通，此時(shí)，Power_on端電壓

，由于VPower_on>1.26 V時(shí)，啟動(dòng)LM3150電源電路。(注：此時(shí)的VPower_on可依據(jù)電阻的不同阻值任意調(diào)節(jié)，實(shí)現(xiàn)了小電壓控制某大電壓通斷)

在軟件關(guān)機(jī)電路中，將單片機(jī)的引腳連接到Power_set端，當(dāng)Power_set端為高電平時(shí)，Q2導(dǎo)通，使Q1基極為低;當(dāng)Power_set端為低電平時(shí)，Q2斷開(kāi)，使Q1基極為高電平。以實(shí)現(xiàn)用單片機(jī)控制整個(gè)電路電源的通斷，并解決了LM3150反饋電流倒灌使單片機(jī)燒毀的問(wèn)題。

2 內(nèi)核電源設(shè)計(jì)

根據(jù)DM6446內(nèi)核功耗表，如表1所示，在頻率達(dá)到594 MHz的情況下，內(nèi)核電壓為1.2 V，功耗為1.05 W，內(nèi)核所需電流為：

本系統(tǒng)設(shè)計(jì)時(shí)，采用了810 MHz的DM6446，其內(nèi)核功耗會(huì)高于1.05 W，所需內(nèi)核電流也高于0.875 A，其內(nèi)核電壓為1.3 V;并且在系統(tǒng)板中的FPGA(EP3C55F780)所需內(nèi)核電壓為1.2 V，綜上兩種因素的考慮，因此，其一，內(nèi)核電源需提供1.2 V和1.3 V兩種不同電壓;其二，為使810 MHz的DSP內(nèi)核能穩(wěn)定工作，需為其提供功耗余量，提供的最大電流控制在3A左右。

設(shè)計(jì)時(shí)采用TPS54386電源芯片，它不僅能提供最大為3 A的大電流，而且還是雙電壓輸出模式。內(nèi)核電源的典型電路圖如圖3所示。

設(shè)計(jì)反饋電阻R1和R2以保證輸出電壓為理想輸出電壓。如圖4所示TPS54386反饋電路。

3 I/O模塊電源設(shè)計(jì)

對(duì)于DSP外圍I/O口模塊電壓分別為1.8 V和3.3 V，同樣采用TPS54386電源芯片，依據(jù)以上的設(shè)計(jì)方法：

在設(shè)計(jì)過(guò)程中，如圖5，圖6所示，考慮到DSP內(nèi)核的上電時(shí)間應(yīng)比I/O模塊的上電時(shí)間提前或同時(shí)發(fā)生，而兩模塊供電又是分開(kāi)的，因此需設(shè)計(jì)硬件延遲電路。

(其中，VTH=1.2 V、IENX=6μA、R=51 kΩ)，這里取C=12 pF時(shí)，延遲時(shí)間為tDELAY=100 ns。

3.1 CVDD和CVDDSP的隔離

ARM內(nèi)核和DSP內(nèi)核上電順序如圖7所示，DSP內(nèi)核的上電時(shí)間晚于ARM內(nèi)核的上電時(shí)問(wèn)，ARM上電后，使整個(gè)系統(tǒng)開(kāi)始正常運(yùn)轉(zhuǎn)，而進(jìn)行數(shù)據(jù)處理的DSP內(nèi)核應(yīng)在ARM上電一段時(shí)間后上電或不上電。所以對(duì)其提供1.3 V電壓時(shí)，兩內(nèi)核之間需使用功率電感延遲電流，起到隔離的作用。設(shè)計(jì)時(shí)，將CVDD直接連接1.3 V電源，而CVDDSP經(jīng)過(guò)一個(gè)功率電感后，再連接1.3 V電源。

3.2 PLL電源設(shè)計(jì)

開(kāi)關(guān)電源干擾主要來(lái)源于工頻電流的整流波形和開(kāi)關(guān)操作波形，這些波形的電流泄露到輸入部位就成為傳導(dǎo)噪聲和輻射噪聲，泄露到輸出部位就形成了紋波問(wèn)題。PLL外部電路如圖8所示，考慮到電磁兼容性的有關(guān)要求，在外部設(shè)計(jì)時(shí)加入EMI濾波網(wǎng)絡(luò)，隔離外部電源紋波引入，抑制開(kāi)關(guān)電源上的干擾。

3.3 DAC內(nèi)核電壓和模擬I/O電壓的設(shè)計(jì)

由于DSP內(nèi)核電壓(Vcore=1.3 V)不能直接供給DAC內(nèi)核(VDDAIPIV=1.2 V)，為增強(qiáng)DAC內(nèi)核電源穩(wěn)定性，如圖9所示，采用功率電感L21，L22進(jìn)行紋波濾波處理。而DAC的參考電壓0.5 V無(wú)需吸入大電流，因此直接選用穩(wěn)壓二極管就能實(shí)現(xiàn)。模擬I/O電壓VDDAIP8V=1.8 V，設(shè)計(jì)方法與上相同。

3.4 DDR2電源設(shè)計(jì)

DDR2外部電路圖如圖10所示，DVDDR2通過(guò)EMI濾波網(wǎng)絡(luò)將1.8 V電壓接入到DDR_VDDDLL引腳，實(shí)現(xiàn)對(duì)DDR2供電的目的;由于DDR2接口端輸入阻抗大，所以DDR_VREF參考電壓通過(guò)兩個(gè)阻值為1 kΩ的電阻分壓為0.9 V。

4 結(jié)論

嵌入式虹膜識(shí)別系統(tǒng)的電源網(wǎng)絡(luò)采用軟件關(guān)機(jī)電路進(jìn)行控制，滿足了810 MHz的DSP等各類(lèi)高功耗內(nèi)核的需求，并解決了內(nèi)核上電時(shí)序先后順序及其延時(shí)問(wèn)題，提高了系統(tǒng)的穩(wěn)定性和可靠性。該嵌入式虹膜識(shí)別系統(tǒng)現(xiàn)已量化投產(chǎn)，并成功投入社會(huì)使用。根據(jù)其實(shí)際應(yīng)用表明，該電源系統(tǒng)具有可控性好、電壓穩(wěn)定、寬輸入電壓，并滿足嵌入式系統(tǒng)所有器件功耗需求等的特點(diǎn)，達(dá)到了設(shè)計(jì)要求。