關(guān)于S3C2410時鐘

第七部分是“clock & power management”，總結(jié)如下：

1 s3c2410的clock & power management模塊包含三個部分：clock control、usb control、power control?，F(xiàn)在的關(guān)注點是clock control。

2、s3c2410有兩個pll（phase locked loop，鎖相環(huán)，在高頻中學過，可以實現(xiàn)倍頻，s3c2410的高頻就是由此電路產(chǎn)生的）。其中一個是MPLL，M即為main，用來產(chǎn)生三種時鐘信號：Fclk（給CPU核供給時鐘信號，我們所說的s3c2410的cpu主頻為200MHz，就是指的這個時鐘信號，相應的，1/Fclk即為cpu時鐘周期）、Hclk（為AHB bus peripherals供給時鐘信號，AHB為advanced high-performance bus）、Pclk（為APB bus peripherals供給時鐘信號，APB為advanced peripherals bus）。在這里，需要了解一下AMBA system architecture了。這個可以到官方網(wǎng)站www.arm.com下載相關(guān)資料。簡單的說，AMBA是一種協(xié)議，這種協(xié)議已經(jīng)稱為片上組織通信的事實上的標準（the de facto standard for on-chip fabric communication）。下面給出英文描述：

The AMBA protocol is an open standard, on-chip bus specification that details a stategy for the interconnection and management of functional blocks that makes up a system-on-chip(SoC).It facilitates "right-first-time" development of embedded processors with one or more CPU/signal processors and multiple peripherals. The AMBA protocol enhances a resuable design methodology by defining a common backbone for SoC modules.

需要知道的是，AMBA總線是ARM提出的一種解決方案，它并非唯一的規(guī)范，但是因為ARM的廣泛使用，AMBA總線也就成為了事實上的規(guī)范了。現(xiàn)在 AMBA總線最新為AMBA 3 specification版本，包括AMBA 3 AXI Interface、AMBA 3 AHB Interface、AMBA 3 APB Interface、AMBA 3 ATB Interface。而s3c2410還只能支持AMBA 2 specification，這個版本包含AMBA 2 AHB Interface、AMBA 2 APB Interface。也就是在s3c2410的框圖中看到的兩種總線接口。需要注意的是，這兩種總線所連的外設是有區(qū)別的。AHB總線連接高速外設，低速外設則通過APB總線互連。顯然，對不同總線上的外設，應該使用不同的時鐘信號，AHB總線對應Hclk，APB總線對應Pclk。那么事先就應該弄清楚，每條總線對應的外設有那些，這樣在設置好時鐘信號后，對應外設的初始化的值就要依此而確定了。

AHB bus上的外設有LCD controller（CONT代表controller，控制器）、USB Host CONT、ExtMaster、Nand CONT和nand flash boot loader、bus CONT、interrupt CONT、power management、memory CONT（sram/nor/sdram等）。

APB bus上的外設有UART、USB device、SDI/MMC、Watch Dog Timer、bus CONT、spi、iic、iis、gpio、rtc、adc、timer/pwm。

3、主時鐘源來自外部晶振或者外部時鐘。復位后，MPLL雖然默認啟動，但是如果不向MPLLCON中寫入value，那么外部晶振直接作為系統(tǒng)時鐘。 EDUKIT-III的外部晶振有兩個，一是用于系統(tǒng)時鐘，為12MHz；一個用于RTC，為32.768KHz。以前實驗沒有向MPLLCON寫入數(shù)值，所以系統(tǒng)時鐘都是12MHz。從這里也可以發(fā)現(xiàn)一個問題，如果外部晶振開始沒有焊上，那么系統(tǒng)是無法正常啟動的。因為按照上述規(guī)則，復位后還沒有寫入 MPLLCON，這時又沒有可以使用的時鐘源，所以不會啟動。也就是硬件完成后，這個12MHz的晶振是一定要焊上的，才能進行后續(xù)的硬件測試工作。

二、clock設置的步驟

首先應該讀懂下一段：

這個主要是基于PLL的特點。簡單的描述就是，上電復位后，幾個ms后晶振起振。當OSC時鐘信號穩(wěn)定之后，nRESET電平拉高（這是硬件自動檢測過程）。這個時候，PLL開始按照默認的PLL配置開始工作，但是特殊性就在于PLL在上電復位后開始是不穩(wěn)定的，所以s3c2410設計為把Fin在上電復位后直接作為Fclk，這是MPLL是不起作用的。如果要想是MPLL起作用，那么方法就是寫入MPLLCON寄存器值，然后等待LOCKTIME時間后，新的Fclk開始工作。下面把這些步驟分來來描述，軟件步驟部分結(jié)合程序進行。

1、上電幾個ms后，晶振輸出穩(wěn)定。Fclk=晶振頻率。nRESET恢復高電平后，cpu開始執(zhí)行指令，這完全是硬件動作，不需要軟件設置。

2、第一步軟件工作： 設置P M S divider control，也就是設置MPLLCON寄存器。

關(guān)于PMS，可以看Figure 7-2.寄存器MPLLCON的設置呢，其實有一定的規(guī)則，并非你想要的每個Fclk頻率都可以得到。官方推薦了一個表PLL VALUE SELECTION TABLE，要按照這個進行。否則的話，就需要自己按照公式推算，但是mizi公司并不保證你的設置是合適的。所以，如果想要工作在200MHz，還是按照vivi的推薦值即可。

其中，MDIV=0x5c，PDIV=0x04，SDIV=0x00.公式Mpll（Fclk）=（m×Fin）/（p×(2^s)）【m=MDIV+8, p=PDIV+2,s=SDIV】

3、第二步軟件工作： 設置CLKDIVN。

這一步是設置分頻系數(shù)，即Fclk為cpu主頻，Hclk由Fclk分頻得到，Pclk由Hclk分頻得到。假設Hclk是Fclk的二分頻，Pclk是 Hclk的二分頻，那么分頻系數(shù)比就是Fclk：Hclk：Pclk=1：2：4.那么Hclk為100MHz，總線時鐘周期為10ns。Pclk為 50MHz。

4、第三步軟件工作： CLKDIVN的補充設置

看了上段話，只需要翻譯出來就可以了。

5、第四步軟件工作：等待locktime時間，讓新的Fclk生效

6、對外設的影響

在這個實驗中，主要是有兩個需要改變，一個外設是UART，一個外設是SDRAM。

（1）UART，它是接在APB總線上，所以對應的時鐘信號為Pclk，現(xiàn)在為50MHz。如果想要設置波特率為115200bps，那么根據(jù)公式 UBRDIV0=(int)(PCLK/(bps*16))-1計算，應該為26。如果放到程序中，那么應該注意形式。具體如下：

（2）SDRAM，主要的影響因素為刷新頻率。前面在SDRAM中沒有具體分析，現(xiàn)在可以詳細說明。使用了兩片HY57V561620CT-H，查看手冊其刷新頻率為8192 refresh cycles/64ms，所以刷新周期64ms/8192＝7.8125us?？醇拇嫫鱎EFRESH的各個位的設置情況：

·REFEN[23]：開啟自動模式，設為1

·TREFMD[22]：設為Auto refresh模式，設為0

·Trp[21:20]：看看RAS precharge Time，查看SDRAM手冊，發(fā)現(xiàn)-H系列此參數(shù)至少為20ns，現(xiàn)在Hclk對應的時鐘周期為10ns，所以至少應該為2個clock。可以設為00

·Tsrc： Semi Row Cycle Time，也就是RAS Cycle Time，至少65ms，所以至少得6.5clock，按照可選值，應該設置為11

·Refresh[10:0]：

公式refresh period = (2^11 - refresh_count +1)/Hclk，由此推導出refresh_count=2^11+1-refresh period*Hclk。帶入數(shù)值，計算得出1268＝0x04f4，這個數(shù)值要用四舍五入，減少誤差。

·其余的保留值，均設置為0

由此得出該寄存器的值應該為0x008c04f4。

S3C2410 CPU默認的工作主頻為12MHz，使用PLL電路可以產(chǎn)生更高的主頻供CPU及外圍器件使用。S3C2410有兩個PLL：MPLL和UPLL，UPLL專用與USB設備。MPLL用于CPU及其他外圍器件。

通過MPLL會產(chǎn)生三個部分的時鐘頻率：FCLK、HCLK、PLCK。FCLK用于CPU核，HCLK用于AHB總線的設備(比如SDRAM)，PCLK用于APB總線的設備(比如UART)。從時鐘結(jié)構(gòu)圖中可以查看到使用不同時鐘頻率的硬件。

Figure 7-1. Clock Generator Block Diagram

（注：這里要注意從圖中看出，Uart使用的是PCLK，后面Uart實驗會用到）

下面介紹MPLL的啟動流程：

（注：下面內(nèi)容部分直接摘錄自《s3c2410完全開發(fā)流程》，Clock部分寫了非常好）

S3c2410 datasheet 224頁“Figure 7-4. Power-On Reset Sequence”展示了上電后MPLL啟動的過程

請跟隨FCLK的圖像了解啟動過程：

1、上電幾毫秒后，晶振輸出穩(wěn)定，F(xiàn)CLK=晶振頻率，nRESET信號恢復高電平后，

CPU開始執(zhí)行指令。

2、我們可以在程序開頭啟動MPLL，在設置MPLL的幾個寄存器后，需要等待一段時間(Lock Time)，MPLL的輸出才穩(wěn)定。在這段時間(Lock Time)內(nèi)，F(xiàn)CLK停振，CPU停止工作。Lock Time的長短由寄存器LOCKTIME設定。

3、Lock Time之后，MPLL輸出正常，CPU工作在新的FCLK下。

設置S3c2410的時鐘頻率就是設置MPLL的幾個寄存器：

1、LOCKTIME：設為0x00ffffff

前面說過，MPLL啟動后需要等待一段時間(Lock Time)，使得其輸出穩(wěn)定。位[23:12]用于UPLL，位[11:0]用于MPLL。使用確省值0x00ffffff即可。

2、CLKDIVN：用來設置FCLK:HCLK:PCLK的比例關(guān)系，默認為1:1:1

這里值設為0x03，即FCLK:HCLK:PCLK=1:2:4

CLKDIVN不同的設置及對應的時鐘比例關(guān)系如下圖：

3、MPLLCON：設為(0x5c << 12)|(0x04 << 4)|(0x00)，即0x5c0040

對于MPLLCON寄存器，[19:12]為MDIV，[9:4]為PDIV，[1:0]為SDIV。有如下計算公式：

MPLL(FCLK) = (m * Fin)/(p * 2^s)

其中: m = MDIV + 8, p = PDIV + 2

Fin 即默認輸入的時鐘頻率12MHz。MPLLCON設為0x5c0040，可以計算出FCLK=200MHz，再由CLKDIVN的設置可知：HCLK=100MHz，PCLK=50MHz。

通常我們將如上時鐘初始化的過程寫成clock_init函數(shù)供其他函數(shù)調(diào)用，代碼如下：

void clock_init(void)

{

/*init clock*/

rLOCKTIME = 0xFFFFFF;

/*設置FCLK:HCLK:PCLK=1:2:4,這樣假設處理器主頻為200M,則HCLK為50M,PCLK為25M。ARM920T內(nèi)核使用FCLK, 內(nèi)存控制器，LCD控制器等使用HCLK，看門狗、串口等使用PCLK*/

rCLKDIVN = 0x3;

/* 設置時鐘頻率為202.7M*/

rMPLLCON = 0x5c0040;

}