單片機抗干擾設(shè)計

干擾的途徑：

1：干擾信號干擾MCU的主要路徑是通過I/O口，一是影響了MCU的數(shù)據(jù)采集，二是影響內(nèi)部其它寄存器。

2：電源干擾：MCU雖然適應(yīng)電壓較寬(3-5。5V)，但對于電源的波動卻很敏感，比如說MCU可以在3V電壓下穩(wěn)定工作，但卻不能在電壓在3V-5。5V波動的情況下穩(wěn)定工作。

解決方法：用電源穩(wěn)壓塊，做好電源的濾波等工作，提示：一定要在電源旁路并上0。1UF的瓷片電容來濾除高頻干擾，因為電解電容對超過幾十KHZ的高頻干擾不起作用。

3.上下電干擾：但每個MCU系統(tǒng)在上電時候都要經(jīng)過這樣一個過程，所以要尤其注意。

　　MCU雖然可以在3V電壓下穩(wěn)定工作，但并不是說它不能在3V以下的電壓下工作，當(dāng)然在如此低的電壓下MCU是超不穩(wěn)定狀態(tài)的。在系統(tǒng)加電時候，系統(tǒng)電源電壓是從0V上升到額定電壓的，比如當(dāng)電壓到2V時候，MCU開始工作了，但這時是超不穩(wěn)定的工作，極容易跑飛。

　　解決方法：1讓MCU在電源穩(wěn)定后才開始工作。PIC在片內(nèi)集成了POR(內(nèi)部上電延時復(fù)位)，這功能一定要在配置位中打開。

　　外部上電延時復(fù)位電路。有多種形式，低成本的就是在復(fù)位腳接個阻容電路。高成本的是用專用芯片。這方面的資料特多，到處都可以查找。

　　最難排除的就是上面第一種干擾，并且干擾信號隨時可以發(fā)生，干擾信號的強度也不盡相同。

　　但它們也有相同點：干擾信號也遵循歐姆定律，干擾信號偶合路徑無非是電磁干擾，一是電火花，二是磁場。

　　其中干擾最厲害的是電火花干擾，其次是磁場干擾。電火花干擾表現(xiàn)場合主要是附近有大功率開關(guān)、繼電器、接觸器、有刷電機等。磁場干擾表現(xiàn)場合主要是附近有大功率的交流電機、變壓器等。

　　解決方法：第一點：也是最經(jīng)典的，就是在PCB步線和元件位置安排上下工夫，這中間學(xué)問很多，說幾天都說不完^^。

二：綜合考慮各I/O口的輸入阻抗，采集速率等因素設(shè)計I/O口的外圍電路。

　　一般決定一個I/O口的輸入阻抗有3種情況：

　　A：I/O口有上拉電阻，上拉電阻值就是I/O口的輸入阻抗。

　　一般大家都用4K-20K電阻做上拉，(PIC的B口內(nèi)部上拉電阻約20K)。

　　由于干擾信號也遵循歐姆定律，所以在越存在干擾的場合，選擇上拉電阻就要越小,因為干擾信號在電阻上產(chǎn)生的電壓就越小。

　　由于上拉電阻越小就越耗電，所以在家用設(shè)計上，上拉電阻一般都是10-20K，而在強干擾場合上拉電阻甚至可以低到1K。

　　(如果在強干擾場合要拋棄B口上拉功能，一定要用外部上拉。)

　　B：I/O口與其它數(shù)字電路輸出腳相連，此時I/O口輸入阻抗就是數(shù)字電路輸出口的阻抗，一般是幾十到幾百歐。

　　可以看出用數(shù)字電路做中介可以把阻抗減低到最理想，在許多工業(yè)控制板上可以看見大量的數(shù)字電路就是為了保證性能和保護MCU的。

　　C：I/O口并聯(lián)了小電容。

　　由于電容是通交流阻直流的，并且干擾信號是瞬間產(chǎn)生，瞬間熄滅的，所以電容可以把干擾信號濾除。但不好的是造成I/O口收集信號的速率下降，比如在串口上并電容是絕不可取的，因為電容會把數(shù)字信號當(dāng)干擾信號濾掉。

　　對于一些檢測開關(guān)、干簧管、霍爾元件之類的是可以并電容的，因為這些開關(guān)量的變化是不可能有很高的速率的，并一個小電容對信號的采集是沒任何影響的。

在研制帶器的電子產(chǎn)品時，如何提高抗干擾能力和電磁兼容性？

一、下面的系統(tǒng)要特別注意抗電磁干擾：

1、微控制器時鐘頻率特別高，總線周期特別快的系統(tǒng)。

2、系統(tǒng)含有大功率，大電流驅(qū)動電路，如產(chǎn)生火花的繼電器，大電流開關(guān)等。

3、含微弱模擬信號電路以及高精度A/D變換電路的系統(tǒng)。

二、為系統(tǒng)的抗電磁干擾能力采取如下措施：

1、選用頻率低的微控制器

選用外時鐘頻率低的微控制器可以有效降低噪聲和提高系統(tǒng)的抗干擾能力。同樣頻率的方波和正弦波，方波中的高頻成份比正弦波多得多。雖然方波的高頻成份的波的幅度，比基波小，但頻率越高越發(fā)射出成為噪聲源，微控制器產(chǎn)生的最有影響的高頻噪聲大約是時鐘頻率的3倍。

2、減小信號傳輸中的畸變

微控制器主要采用高速CMOS技術(shù)制造。信號輸入端靜態(tài)輸入電流在1mA左右，輸入電容10PF左右，輸入阻抗相當(dāng)高，高速CMOS電路的輸出端都有相當(dāng)?shù)膸лd能力，即相當(dāng)大的輸出值，將一個門的輸出端通過一段很長線引到輸入阻抗相當(dāng)高的輸入端，反射問題就很嚴(yán)重，它會引起信號畸變，系統(tǒng)噪聲。當(dāng)Tpd＞Tr時，就成了一個傳輸線問題，考慮信號反射，阻抗匹配等問題。

信號在印制板上的延遲時間與引線的特性阻抗有關(guān)，即與印制線路板材料的介電常數(shù)有關(guān)?？梢源致缘卣J(rèn)為，信號在印制板引線的傳輸速度，約為光速的1/3到1/2。微控制器構(gòu)成的系統(tǒng)中常用邏輯電話元件的Tr（標(biāo)準(zhǔn)延遲時間）為3到18ns。

在印制線路板上，信號通過一個7W的電阻和一段25cm長的引線，線上延遲時間大致在4~20ns。也說，信號在印刷線路上的引線越短越好，最長不宜超過25cm。而且過孔數(shù)目也應(yīng)盡量少，最好不多于2個。

當(dāng)信號的上升時間快于信號延遲時間，就要快電子學(xué)。要考慮傳輸線的阻抗匹配，對于一塊印刷線路板上的集成塊的信號傳輸，要避免出現(xiàn)Td＞Trd的，印刷線路板越大系統(tǒng)的速度就越不能太快。

用以下結(jié)論歸納印刷線路板設(shè)計的一個規(guī)則：

信號在印刷板上傳輸，其延遲時間不應(yīng)大于所用器件的標(biāo)稱延遲時間。

3、減小信號線間的交叉干擾

A點一個上升時間為Tr的階躍信號通過引線AB傳向B端。信號在AB線上的延遲時間是Td。在D點，A點信號的向前傳輸，到達B點后的信號反射和AB線的延遲，Td時間以后會感應(yīng)出一個寬度為Tr的頁脈沖信號。在C點，AB上信號的傳輸與反射，會感應(yīng)出一個寬度為信號在AB線上的延遲時間的兩倍，即2Td的正脈沖信號。這信號間的交叉干擾。干擾信號的強度與C點信號的di/at有關(guān)，與線間距離有關(guān)。當(dāng)兩信號線不是很長時，AB上看到的是兩個脈沖的迭加。

CMOS工藝制造的微控制由輸入阻抗高，噪聲高，噪聲容限也很高，數(shù)字電路是迭加100~200mv噪聲并不影響其工作。若圖中AB線是一模擬信號，這種干擾就變?yōu)椴荒苋萑?。如印刷線路板為四層板，其中有一層是大面積的地，或雙面板，信號線的反面是大面積的地時，這種信號間的交叉干擾就會變小。原因是，大面積的地減小了信號線的特性阻抗，信號在D端的反射大為減小。特性阻抗與信號線到地間的介質(zhì)的介電常數(shù)的平方成反比，與介質(zhì)厚度的自然對數(shù)成正比。若AB線為一模擬信號，要避免數(shù)字電路信號線CD對AB的干擾，AB線下方要有大面積的地，AB線到CD線的距離要大于AB線與地距離的2~3倍。局部屏蔽地，在有引結(jié)的一面引線左右兩側(cè)布以地線。

4、減小來自電源的噪聲

電源在向系統(tǒng)提供能源的，也將其噪聲加到所供電的電源上。電路中微控制器的復(fù)位線，中斷線，以它控制線最受外界噪聲的干擾。電網(wǎng)上的強干擾通過電源進入電路，即使電池供電的系統(tǒng)，電池本身也有高頻噪聲。模擬電路中的模擬信號更經(jīng)受不住來自電源的干擾。

5、注意印刷線板與元器件的高頻特性

在高頻下，印刷線路板上的引線，過孔，電阻、電容、接插件的分布電感與電容等不可忽略。電容的分布電感不可忽略，電感的分布電容不可忽略。電阻產(chǎn)生對高頻信號的反射，引線的分布電容會起作用，當(dāng)長度大于噪聲頻率相應(yīng)波長的1/20時，就產(chǎn)生天線效應(yīng)，噪聲通過引線向外發(fā)射。

印刷線路板的過孔大約引起0.6pf的電容。

一個集成電路本身的封裝材料引入2~6pf電容。

一個線路板上的接插件，有520nH的分布電感。一個雙列直扦的24引腳集成電路扦座，引入4~18nH的分布電感。

這些小的分布參數(shù)對于這行較低頻率下的微控制器系統(tǒng)中是可以忽略不計的；而對于高速系統(tǒng)予以特別注意。

6、元件布置要合理分區(qū)

元件在印刷線路板上排列的要充分考慮抗電磁干擾問題，原則之一是各部件的引線要盡量短。在布局上，要把模擬信號部分，高速數(shù)字電路部分，噪聲源部分（如繼電器，大電流開關(guān)等）這三部分合理地分開，使間的信號耦合為最小。

7、好接地線

印刷電路板上，電源線和地線最重要?？朔姶鸥蓴_，最主要的手段接地。

對于雙面板，地線布置特別講究，通過采用單點接地法，電源和地是從電源的兩端接到印刷線路板上來的，電源一個接點，地一個接點。印刷線路板上，要有多個返回地線，這些都會聚到回電源的那個接點上，所謂單點接地。所謂模擬地、數(shù)字地、大功率器件地開分，是指布線分開，而最后都匯集到接地點上來。與印刷線路板以外的信號相連時，通常采用屏蔽電纜。對于高頻和數(shù)字信號，屏蔽電纜兩端都接地。低頻模擬信號用的屏蔽電纜，一端接地為好。

對噪聲和干擾非常敏感的電路或高頻噪聲特別嚴(yán)重的電路應(yīng)該用金屬罩屏蔽起來。

8、用好去耦電容。

好的高頻去耦電容可以去除高到1GHZ的高頻成份。陶瓷片電容或多層陶瓷電容的高頻特性較好。設(shè)計印刷線路板時，每個集成電路的電源，地都要加一個去耦電容。去耦電容有兩個作用：一是本集成電路的蓄能電容，提供和吸收該集成電路開門關(guān)門瞬間的充放電能；另一旁路掉該器件的高頻噪聲。數(shù)字電路中典型的去耦電容為0.1uf的去耦電容有5nH分布電感，它的并行共振頻率大約在7MHz左右，也說對于10MHz以下的噪聲有較好的去耦作用，對40MHz的噪聲幾乎不起作用。

1uf，10uf電容，并行共振頻率在20MHz，去除高頻率噪聲的效果要好。在電源進入印刷板的地方和一個1uf或10uf的去高頻電容往往是有利的，即使是用電池供電的系統(tǒng)也這種電容。

每10片左右的集成電路要加一片充放電電容，或稱為蓄放電容，電容大小可選10uf。最好不用電解電容，電解電容是兩層溥膜卷起來的，這種卷起來的結(jié)構(gòu)在高頻時表現(xiàn)為電感，最好使用膽電容或聚碳酸醞電容。

去耦電容值的選取并不嚴(yán)格，可按C=1/f計算；即10MHz取0.1uf，對微控制器構(gòu)成的系統(tǒng)，取0.1~0.01uf都可以。

三、降低噪聲與電磁干擾的經(jīng)驗。

能用低速芯片就不用高速的，高速芯片用在關(guān)鍵地方。

串一個電阻的辦法，降低控制電路上下沿跳變速率。

盡量為繼電器等提供某種形式的阻尼。

使用滿足系統(tǒng)要求的最低頻率時鐘。

時鐘產(chǎn)生器盡量靠近到用該時鐘的器件。石英晶體振蕩器外殼要接地。

用地線將時鐘區(qū)圈起來，時鐘線盡量短。

I/O驅(qū)動電路盡量靠近印刷板邊，讓其盡快離開印刷板。對進入印制板的信號要加濾波，從高噪聲區(qū)來的信號也要加濾波，用串終端電阻的辦法，減小信號反射。

MCD無用端要接高，或接地，或定義成輸出端，集成電路上該接電源地的端都要接，不要懸空。

閑置不用的門電路輸入端不要懸空，閑置不用的運放正輸入端接地，負輸入端接輸出端。 (10) 印制板盡量使用45折線而不用90折線布線以減小高頻信號對外的發(fā)射與耦合。

印制板按頻率和電流開關(guān)特性分區(qū)，噪聲元件與非噪聲元件要距離再遠。

單面板和雙面板用單點接電源和單點接地、電源線、地線盡量粗，經(jīng)濟是能承受的話用多層板以減小電源，地的容生電感。

時鐘、總線、片選信號要遠離I/O線和接插件。

模擬電壓輸入線、參考電壓端要盡量遠離數(shù)字電路信號線，特別是時鐘。

對A/D類器件，數(shù)字部分與模擬部分寧可統(tǒng)一下也不要交叉。

時鐘線垂直于I/O線比平行I/O線干擾小，時鐘元件引腳遠離I/O電纜。

元件引腳盡量短，去耦電容引腳盡量短。

關(guān)鍵的線要盡量粗，并在兩邊加上保護地。高速線要短要直。

對噪聲敏感的線不要與大電流，高速開關(guān)線平行。

石英晶體下面以及對噪聲敏感的器件下面不要走線。

弱信號電路，低頻電路周圍不要形成電流環(huán)路。

信號都不要形成環(huán)路，如不可避免，讓環(huán)路區(qū)盡量小。

每個集成電路一個去耦電容。每個電解電容邊上都要加一個小的高頻旁路電容。

用大容量的鉭電容或聚酷電容而不用電解電容作電路充放電儲能電容。使用管狀電容時，外殼要接地。