STM32 SPI 注意要點(diǎn)

覺得SPI很簡(jiǎn)單，所以從來沒有去仔細(xì)去看就直接用了，這次在調(diào)一個(gè)芯片的時(shí)候出現(xiàn)了一個(gè)比較奇怪的問題，以為是程序邏輯的問題，浪費(fèi)了好幾天的時(shí)間都沒有找到原因。今天乖乖查閱了一些手冊(cè)，最后在《STM32不完全手冊(cè)》里找到了線索，現(xiàn)在索性對(duì)SPI做個(gè)總結(jié)。首先說最近碰到的問題。

問題一：錯(cuò)以為SPI的讀數(shù)據(jù)，直接讀取SPIx->DR寄存器就可以完成。
這個(gè)問題我一直沒注意，十分慚愧。原來SPI的時(shí)鐘只有在往DR寄存器里面寫數(shù)據(jù)的時(shí)候才會(huì)產(chǎn)生，讀是不會(huì)產(chǎn)生的（暫時(shí)沒有從哪個(gè)資料中得到確認(rèn)，不過我猜就是這樣）。所以要讀取slave發(fā)過來的數(shù)據(jù)，master必須先發(fā)一個(gè)“DUMMY”數(shù)據(jù)，這個(gè)數(shù)據(jù)內(nèi)容不重要，目的只是為了產(chǎn)生一組clock給 slave，slave的數(shù)據(jù)就沿著這一組clock給發(fā)了出來。
master給slave讀寫數(shù)據(jù)的過程是這樣的：
寫：master對(duì)DR寫數(shù)據(jù)，產(chǎn)生clock，同時(shí)數(shù)據(jù)從MOSI管腳移位發(fā)送到slave的MOSI管腳；
讀：master對(duì)DR寫DUMMy，產(chǎn)生clock，同時(shí)DUMMy由MOSI發(fā)給slave（這個(gè)數(shù)據(jù)沒有意義），同時(shí)讀取的數(shù)據(jù)從slave的MISO管腳移位發(fā)送到master的MISO管腳。

問題二：在配置為雙線全雙工的時(shí)候，如上面所說，在master寫數(shù)據(jù)的時(shí)候，其實(shí)stm32的SPI同時(shí)也往master的DR寄存器里面讀進(jìn)數(shù)據(jù)（讀寫雖然都是DR，其實(shí)是兩個(gè)不同的寄存器）。對(duì)這點(diǎn)的忽略，就是這次問題產(chǎn)生的原因。
我在對(duì)采集芯片讀取數(shù)據(jù)之前，需要向芯片發(fā)送一個(gè)讀取數(shù)據(jù)的指令，在發(fā)送指令后，理論來說采集芯片會(huì)自動(dòng)等待發(fā)送數(shù)據(jù)過來，只要我stm32這邊發(fā)一個(gè) DUMMy產(chǎn)生一組clock，然后就可以從DR中讀取數(shù)據(jù)。但是由于在發(fā)送讀取指令的時(shí)候，其實(shí)STM32也同時(shí)也把一個(gè)無用的數(shù)據(jù)讀到DR里面去了，這個(gè)數(shù)據(jù)在沒有被取走之前，是不會(huì)再接受新的數(shù)據(jù)的，所以在后來發(fā)送DUMMY的時(shí)候，讀寄存器DR并沒有更新，所以讀到的數(shù)據(jù)自然是錯(cuò)的。
解決方法是，在發(fā)送指令之后，讀一次數(shù)據(jù)，清除DR，以便接收下個(gè)數(shù)據(jù)。


下面對(duì)SPI其他要點(diǎn)做一些總結(jié)。
管腳定義：
MISO：主設(shè)備輸入/從設(shè)備輸出
MOSI：主設(shè)備輸出/從設(shè)備輸入
SCK：串口時(shí)鐘，作為主設(shè)備的輸出，從設(shè)備的輸入
NSS：從設(shè)備選擇

對(duì)于NSS，對(duì)于從設(shè)備，輸入低電平表示選擇該從設(shè)備，這個(gè)信號(hào)在硬件NSS模式時(shí)，由NSS管腳提供；在軟件NSS模式時(shí)，由內(nèi)部SSI位控制，NSS管腳可以用作普通IO使用。
對(duì)于主設(shè)備，如果NSS輸出被使能，NSS會(huì)輸出低電平，可以與從設(shè)備的NSS相連，當(dāng)從設(shè)備為硬件NSS模式時(shí)，將自動(dòng)變成從SPI設(shè)備（不允許多主環(huán)境）；如果NSS輸出被關(guān)閉：允許操作于多主環(huán)境。