寬帶數(shù)字下變頻器的FPGA實(shí)現(xiàn)

目前隨著A/D變換越來(lái)越向射頻前端發(fā)展，高速采樣速率對(duì)后續(xù)的數(shù)字信號(hào)處理和整個(gè)系統(tǒng)的協(xié)調(diào)工作帶來(lái)了越來(lái)越大的壓力。為了解決高速采樣的大數(shù)據(jù)量與現(xiàn)有DSP器件處理能力之間很難匹配的問(wèn)題，設(shè)計(jì)了一種基于多相濾波的寬帶數(shù)字下變頻結(jié)構(gòu)，將多相濾波下變頻的并行結(jié)構(gòu)應(yīng)用到數(shù)字下變頻器中，并在后續(xù)的混頻模塊中也采用并行混頻的方式來(lái)實(shí)現(xiàn)，提高了實(shí)時(shí)處理速度。從原理分析和FPGA板卡驗(yàn)證兩方面對(duì)該設(shè)計(jì)方案進(jìn)行了驗(yàn)證，均證明本文經(jīng)過(guò)多相濾波數(shù)字下變頻處理后的數(shù)據(jù)速率能滿足現(xiàn)有DSP器件處理能力的要求。

1 基于多相濾波的寬帶正交數(shù)字下變頻技術(shù)

1.1 帶通采樣定理

帶通采樣定理：設(shè)一個(gè)頻率帶限信號(hào)x(t)，其頻帶限制在(fL,fH)這一范圍，如果采樣頻率滿足fS滿足：

式中，n取能滿足fS≥2(fH-fL)=2B的最大正整數(shù)，則用fS進(jìn)行等間隔采樣所得到的信號(hào)采樣值x(nTS)能準(zhǔn)確地確定原信號(hào)x(t)。顯然，當(dāng)fL=0且fH=B時(shí)，選擇n=0，式(1)就是Nyquist低通采樣定理，它是帶通采樣的一種特殊情況。

在實(shí)際的數(shù)字接收機(jī)中，信號(hào)的帶寬B一般會(huì)遠(yuǎn)小于信號(hào)的最高頻率，如果還是按照Nyquist采樣率來(lái)設(shè)計(jì)，ADC的采樣頻率會(huì)很高，以至于很難實(shí)現(xiàn)，或者后處理的速度也滿足不了要求。所以很自然地考慮用不丟失信息的帶通采樣定理實(shí)現(xiàn)。數(shù)字接收機(jī)輸入的中頻信號(hào)都是帶通信號(hào)，接收機(jī)數(shù)字化通常在中頻上進(jìn)行，所以各種電子裝備都可運(yùn)用帶通采樣定理對(duì)模擬信號(hào)進(jìn)行采樣將其數(shù)字化。

1.2 正交數(shù)字下變頻

所謂數(shù)字混頻正交變換實(shí)際上就是先對(duì)模擬信號(hào)x(t)通過(guò)采樣器后形成數(shù)字序列x(n)，然后與2個(gè)正交本振序列cos(ω0n)和sin(ω0n)相乘，再通過(guò)數(shù)字低通濾波來(lái)實(shí)現(xiàn)。實(shí)現(xiàn)框圖如圖1所示。

圖1正交數(shù)字下變頻結(jié)構(gòu)圖

經(jīng)過(guò)正交數(shù)字下變頻后，采樣率就可以降低了，因此低通濾波器后往往進(jìn)行抽取操作。

正交數(shù)字下變頻可以實(shí)現(xiàn)IQ支路的平衡，為實(shí)現(xiàn)嚴(yán)格正交，通常需要進(jìn)行IQ均衡處理，正交下變頻方法在頻率調(diào)制和相位調(diào)制應(yīng)用中得到廣泛的應(yīng)用。

1.3 抽取器的多相濾波

假設(shè)FIR數(shù)字濾波器的沖擊響應(yīng)為h(n)，則其Z變換的定義為

將求和式展開(kāi)并重寫為：

經(jīng)過(guò)合并后可以寫為：

式(4)即為數(shù)字濾波器H(z)的多相濾波結(jié)構(gòu)，并運(yùn)用抽取器的等效關(guān)系，等效優(yōu)化以后的多相濾波器結(jié)構(gòu)如圖2所示。

多相濾波的實(shí)質(zhì)可以看作按相位均分的關(guān)系把數(shù)字濾波器的轉(zhuǎn)移函數(shù)H(z)分解成若干個(gè)不同相位的組，形成多個(gè)分支，在每個(gè)分支上實(shí)現(xiàn)濾波。這樣做的目的就是用其分支上階數(shù)較少的濾波來(lái)實(shí)現(xiàn)原來(lái)階數(shù)很大的H(z)的濾波。這樣做的意義在于工程上易于實(shí)現(xiàn)，能高效地進(jìn)行實(shí)時(shí)信號(hào)的處理。2 FPGA實(shí)現(xiàn)設(shè)計(jì)

2.1 系統(tǒng)設(shè)計(jì)

天線接收的信號(hào)經(jīng)過(guò)射頻前端處理后，將信號(hào)混頻濾波降至中頻1000MHz，帶寬為200MHz。由于信號(hào)的帶寬為200MHz，可以考慮帶通采樣，將公式1中的n取值為2，計(jì)算出采樣率為800MHz。數(shù)字處理部分要求能將200MHz帶寬內(nèi)任意100MHz帶寬信號(hào)變?yōu)榱阒蓄l，傳送給DSP進(jìn)行信號(hào)分析。

采樣器傳輸過(guò)來(lái)的數(shù)據(jù)是兩路DDR形式，首先對(duì)接收進(jìn)FPGA的采樣數(shù)據(jù)流進(jìn)行解DDR操作，變成了4路200MHz數(shù)據(jù)流。

2.2 一次變頻

高采樣率的數(shù)據(jù)流在FPGA內(nèi)運(yùn)算相當(dāng)消耗資源，所以對(duì)于寬帶信號(hào)的FPGA處理來(lái)說(shuō)，如果能降低運(yùn)算量，那將是非常有意義的。

考慮到用800MHz采樣率采一個(gè)中頻為1000MHz的信號(hào)，相當(dāng)于信號(hào)數(shù)字頻率為200MHz。如果首先將這個(gè)信號(hào)的中頻搬移到零頻，那么數(shù)字低通濾波器的設(shè)計(jì)帶寬就是信號(hào)帶寬的一半，這樣就可以將采樣率降低一半再進(jìn)行后續(xù)處理。

對(duì)于800MHz的采樣率來(lái)產(chǎn)生一個(gè)200MHz的下變頻的本振信號(hào)，一個(gè)周期剛好采4個(gè)數(shù)據(jù)點(diǎn)，可以采用一種特殊相位關(guān)系的DDS序列，余弦序列值分別取1、0、-1和0，正弦序列值分別取0、1、0和-1，那么這個(gè)下變頻就變得十分簡(jiǎn)單明了，對(duì)于取0的支路來(lái)說(shuō)，后續(xù)就不需要計(jì)算了;對(duì)于取1的支路，相當(dāng)于數(shù)據(jù)延遲一拍;對(duì)于取-1的支路，就相當(dāng)于數(shù)據(jù)取反后加1的操作。這種特殊相位關(guān)系的下變頻處理幾乎不消耗FPGA內(nèi)部資源，而且不引入變頻后產(chǎn)生的雜散。

2.3 多相濾波的FPGA實(shí)現(xiàn)

考慮到在實(shí)現(xiàn)規(guī)模較大電路的資源消耗和系統(tǒng)的穩(wěn)定性因素，穩(wěn)妥起見(jiàn)將一次變頻后的4路200MHz數(shù)據(jù)分解為8路100MHz進(jìn)行后續(xù)處理，實(shí)際上經(jīng)過(guò)一次變頻后的IQ數(shù)據(jù)里面有一半都是零，這些支路后續(xù)的濾波處理就不需要計(jì)算了，節(jié)省一半資源。

8路子數(shù)據(jù)流為X0、X1、X2、X3、X4、X5、X6和X7，對(duì)濾波器轉(zhuǎn)移函數(shù)日進(jìn)行分解，經(jīng)過(guò)八相分解后的子濾波器分別為H0、H1、H2、H3、H4、H5、H6和H7，通過(guò)分解可以得到輸出信號(hào)與輸入信號(hào)之間的關(guān)系表達(dá)式：

因?yàn)槎嘞酁V波后信號(hào)頻譜寬度減少一半，可以對(duì)數(shù)據(jù)進(jìn)行兩倍抽取操作，所以數(shù)據(jù)選擇其中一半的多相子數(shù)據(jù)支路即可，又節(jié)省了一半資源。這里選擇偶數(shù)支路的輸出Y1、Y3、Y5、Y7并考慮到一次變頻本振DDS余弦序列的偶數(shù)值為0，正弦序列的奇數(shù)值為0，經(jīng)過(guò)化簡(jiǎn)后的同相支路的多相表達(dá)式為：

經(jīng)過(guò)化簡(jiǎn)后的正交支路的多相表達(dá)式為：

2.4 二次變頻

如果要處理的信號(hào)是200MHz帶寬中心的100MHz帶寬的話，則經(jīng)過(guò)一次變頻和多相濾波后的信號(hào)就能滿足要求，如果后續(xù)處理信號(hào)的帶寬包含兩邊的各50MHz的信號(hào)的話，就必須再加上第二級(jí)的數(shù)字變頻操作才能滿足系統(tǒng)的要求，經(jīng)過(guò)多相濾波后的數(shù)據(jù)流是4路100MHz的正交數(shù)據(jù)。在這里，二次變頻DDS本振的輸出表現(xiàn)形式也是4路并行的正交載波數(shù)據(jù)，只需要將4個(gè)支路的子數(shù)據(jù)流與4個(gè)支路的復(fù)載波進(jìn)行復(fù)乘即可。在FPGA的實(shí)現(xiàn)過(guò)程中，分別例化4個(gè)相位的DDS本振核，然后寫入相同的相位累加字和不同的初始相位值就完成了對(duì)多相復(fù)本振IP核的配置。

3 試驗(yàn)仿真與工程驗(yàn)證

本系統(tǒng)的FPGA程序開(kāi)發(fā)使用了XILINX公司的ISE12.4硬件開(kāi)發(fā)工具。FPGA選擇V6系列的V6SX315T芯片。系統(tǒng)采用VHDL語(yǔ)言編程的方式實(shí)現(xiàn)。

系統(tǒng)采樣率為800MHz，輸入AD采樣器的模擬信號(hào)中頻為1000MHz，帶寬200MHz。原型低通濾波器設(shè)計(jì)采用Matlab輔助設(shè)計(jì)，選擇濾波器設(shè)計(jì)工具，濾波器歸一化通帶為0.25，阻帶為0.42，階數(shù)為48階，帶外抑制為60dB。以下用一個(gè)單音信號(hào)驗(yàn)證功能。信號(hào)頻點(diǎn)為960MHz，經(jīng)過(guò)一次變頻后和頻信號(hào)為1160MHz，差頻信號(hào)為760MHz，其所對(duì)應(yīng)的數(shù)字頻率分別為360MHz和40MHz，其中選擇差頻40MHz為所保留信號(hào)，如圖3所示差頻與和頻有60dB的濾波器抑制，通過(guò)多相DDS將頻譜再向上搬移20MHz，則所保留信號(hào)的頻率為60MHz，兩次變頻后的結(jié)果如圖3所示。

圖3兩次變頻后的信號(hào)頻譜

如果采用傳統(tǒng)的多相濾波結(jié)構(gòu)實(shí)現(xiàn)寬帶數(shù)字下變頻結(jié)構(gòu)，8個(gè)濾波支路都要進(jìn)行計(jì)算，那么乘法器將多消耗一倍為768個(gè)DSP48E。采用本文所介紹的方法消耗384個(gè)DSP48E，F(xiàn)PGA內(nèi)部資源量可以大量節(jié)省。

4 結(jié)束語(yǔ)

介紹了一種基于FPGA設(shè)計(jì)的寬帶數(shù)字正交下變頻器的實(shí)現(xiàn)方法，經(jīng)實(shí)際上板測(cè)試證明，F(xiàn)PGA電路運(yùn)行狀態(tài)穩(wěn)定可靠。介紹了帶通采樣定理和正交數(shù)字下變頻原理，從理論上推導(dǎo)了抽取器的多相濾波的數(shù)學(xué)模型，結(jié)合FPGA的實(shí)現(xiàn)特點(diǎn)，運(yùn)用兩次變頻和一次多相濾波的方式，完成了寬帶頻譜的搬移，采用并行處理的方式提高了處理的實(shí)時(shí)性，通過(guò)多相濾波的高效結(jié)構(gòu)減少了運(yùn)算量，節(jié)省了大量的FPGA資源，降低了板卡的功耗，具有較強(qiáng)的工程可實(shí)現(xiàn)性。