16位高速數(shù)模轉(zhuǎn)換器（DAC）的應(yīng)用設(shè)計(jì)

為滿足現(xiàn)代航天高科技產(chǎn)業(yè)對高速高精度DAC芯片的需求，本文基于Mixed-Signal(混合信號)CMOS工藝技術(shù)，設(shè)計(jì)了一個(gè)采用分段式電流舵結(jié)構(gòu)的16位400MSPS的D/A轉(zhuǎn)換器，論文第二節(jié)在理論分析和電路設(shè)計(jì)基礎(chǔ)上確定了該DAC的系統(tǒng)結(jié)構(gòu)及工作原理，第三節(jié)給出了電路中采用的自校準(zhǔn)技術(shù)及其設(shè)計(jì)實(shí)現(xiàn)，流片后電路的實(shí)測結(jié)果在第四節(jié)予以說明，最后給出論文研究工作的簡要總結(jié)。

16位400M DAC的系統(tǒng)構(gòu)架

在目前常用的DAC結(jié)構(gòu)中普遍采用的是電流輸出型DAC，這是因?yàn)殡娏鬏敵鲇兄俣瓤臁?strong>電源利用率高、應(yīng)用廣泛、輸出范圍寬等特點(diǎn)，使得該結(jié)構(gòu)的DAC適合于高速高精度的設(shè)計(jì)要求。

要實(shí)現(xiàn)高速高分辨率的DAC，通常采用分段電流舵的結(jié)構(gòu)，即溫度計(jì)碼和二進(jìn)制碼相結(jié)合的控制結(jié)構(gòu)。溫度計(jì)碼具有優(yōu)良的單調(diào)性但其復(fù)雜度、面積和功耗會隨著位數(shù)的增加而急劇增大，二進(jìn)制碼具有結(jié)構(gòu)簡單的特點(diǎn)但會影響DAC單調(diào)性和動(dòng)態(tài)性能，所以需要在面積、功耗、復(fù)雜度和性能之間進(jìn)行折衷。本論文所采用的分段電流舵DAC電路結(jié)構(gòu)也是基于面積和電流源開關(guān)布線復(fù)雜性與電路性能之間的考慮，我們首先利用MATLAB仿真工具仔細(xì)研究了溫度計(jì)碼和二進(jìn)制碼對整個(gè)電路系統(tǒng)性能的影響，并確定了整個(gè)DAC轉(zhuǎn)換器的分段比例，即在本論文所設(shè)計(jì)的DAC電路中采用了“7+4+5”的分段結(jié)構(gòu)，其中高7位和中間4位分別采用單位電流源結(jié)構(gòu)，而低5位則采用二進(jìn)制加權(quán)電流源結(jié)構(gòu)。

圖1 16位400M DAC的功能結(jié)構(gòu)框圖

圖1所示為基于上述分段電流舵而設(shè)計(jì)的16位400M DAC的系統(tǒng)構(gòu)架框圖。該電路主要由LVDS模塊、行譯碼與列譯碼模塊、帶隙基準(zhǔn)源模塊、校準(zhǔn)模塊、偏置電路、時(shí)鐘分配驅(qū)動(dòng)模塊以及模擬開關(guān)與電流源陣列等部分組成。

在圖1中，Bit15~Bit0首先通過LVDS接收器[3]轉(zhuǎn)化成標(biāo)準(zhǔn)的CMOS信號，然后將其中的高7位二進(jìn)制信號Bit15-Bit9通過譯碼器生成127路溫度計(jì)碼信號經(jīng)控制線去控制電流源;中間4位二進(jìn)制信號Bit8-Bit5則通過譯碼器生成15路溫度計(jì)碼信號去控制相應(yīng)電流源陣列;低5位二進(jìn)制信號Bit4~Bit0則直接通過同步鎖存邏輯(DFF)去控制5個(gè)二進(jìn)制電流源。

帶隙基準(zhǔn)源模塊為整個(gè)電路系統(tǒng)提供了一個(gè)幾乎與環(huán)境溫度和電源電壓無關(guān)的精準(zhǔn)電壓源。為了更好地與外部數(shù)據(jù)進(jìn)行同步且確保轉(zhuǎn)換器具有16bit的精度，電路設(shè)計(jì)中還采用了電流校準(zhǔn)模塊，利用電流校準(zhǔn)模塊對高7位二進(jìn)制信號Bit15-Bit9所控制的127個(gè)單位電流源進(jìn)行必要的校準(zhǔn)以確保其輸出電流的準(zhǔn)確性。

如圖1所示，電路輸出電流的總量是由兩部分相加而成，即單位電流源和五個(gè)二進(jìn)制加權(quán)電流相加組成。若最低位電流源的輸出電流為ILSB，則第二、三、四、五位的輸出電流依次為：2ILSB、4ILSB、8ILSB、16ILSB，即每高一位的電流源輸出電流分別為低一位的2倍，因此整個(gè)DAC低五位的總電流輸出為31ILSB，而高7位所控制的127個(gè)電流源中的每個(gè)電流源的輸出電流由下式給出：

Iunit=512ILSB (1)

由此可得到該DAC能夠輸出的總電流為：

Itotal=ILSB+2ILSB+4ILSB+8ILSB+16ILSB+32ILSB+…+127×512ILSB=65535ILSB (2)

在圖1中，IoutA和IoutB分別為DAC的兩個(gè)互補(bǔ)電流輸出端，當(dāng)輸入的16位數(shù)字碼全為0時(shí)，IoutA輸出為0，而互補(bǔ)端IoutB輸出為滿量程電流Itotal，當(dāng)16位輸入數(shù)字碼全為1時(shí)，IoutA為滿量程輸出，而互補(bǔ)端IoutB輸出為0，通過公式(3)和(4)我們可以求出不同輸入數(shù)字碼時(shí)所對應(yīng)的模擬電流輸出值。

IoutA=(DAC INPUT CODE/65536)×Itotal (3)

IoutB=(65535-DAC INPUT CODE/65536)×Itotal (4)

在上式中，DAC INPUT CODE=0~65535。ILSB和Iunit的大小通常由基準(zhǔn)電壓源和電流輸出管的尺寸來共同決定。如果把DAC的電流輸出端接電阻負(fù)載，那么可以直接將電流轉(zhuǎn)換成電壓輸出，由式(5)和(6)可以得到互補(bǔ)端的電壓輸出值。

VOUTA=IoutA×RLOAD (5)

VOUTB=IoutB×RLOAD (6)

最后總的差分輸出電壓為：

VDIFF=(IoutA-IoutB)×RLOAD (7)

由式(7)可以看出，采用差分電流輸出時(shí)，當(dāng)把差分變單端應(yīng)用時(shí)，可使輸出信號的幅度增加一倍，同時(shí)差分輸出可提高DAC轉(zhuǎn)換速度和動(dòng)態(tài)特性。

校準(zhǔn)電路設(shè)計(jì)

長期以來，由于CMOS工藝中存在匹配誤差，完全依靠工藝本征匹配實(shí)現(xiàn)電流型CMOS DAC將很難超過10位精度，同時(shí)DAC的動(dòng)態(tài)特性也會隨著時(shí)鐘頻率和信號頻率的增加而變差。

通過減小寄生電容、縮短建立時(shí)間仍是解決DAC電路中動(dòng)態(tài)特性最直接有效的方法。但是為了保證DAC靜態(tài)特性，減少梯度誤差和隨機(jī)失配就需要增大晶體管尺寸和復(fù)雜的布局，這樣就會增大寄生電容和電阻，在提高靜態(tài)特性的同時(shí)會限制DAC采樣率和高頻性能。

為了能夠較好解決上述問題，我們可以采用校準(zhǔn)技術(shù)，既能在保證電路高精度的同時(shí)減小電流源矩陣在DAC中所占的面積，又緩解了電路對版圖和工藝的嚴(yán)格要求。因此，校準(zhǔn)技術(shù)在保證DAC靜態(tài)特性的同時(shí)能有效提高動(dòng)態(tài)特性，同時(shí)還能降低電路對工藝、溫度的敏感性，保證DAC長期穩(wěn)定地工作。

圖2 自校準(zhǔn)流程圖

本論文采用了一種新的適合高精度、高速度DAC電路的自校準(zhǔn)技術(shù)。這種自校準(zhǔn)技術(shù)能夠有效地校正各個(gè)電流源的失配，并降低對電流源輸出電阻的要求。圖2所示為我們采用的數(shù)字自校準(zhǔn)方案的流程圖。從該流程圖中可見，在這個(gè)自校準(zhǔn)的過程中，我們首先將待校準(zhǔn)量與參考值進(jìn)行比較，比較后的結(jié)果經(jīng)一個(gè)ADC轉(zhuǎn)換后存儲到靜態(tài)數(shù)據(jù)存儲器(RAM)中,由此形成一個(gè)唯一對應(yīng)的數(shù)字校準(zhǔn)信號再送到一個(gè)校準(zhǔn)的DAC中，最后完成待校準(zhǔn)量的自校準(zhǔn)。

圖3 自校準(zhǔn)電路原理圖

圖3所示為實(shí)現(xiàn)上述自校準(zhǔn)過程的電路原理圖，為了保證整個(gè)DAC電路具有16位的線性度，芯片設(shè)計(jì)中內(nèi)置了132個(gè)用來校準(zhǔn)電流源輸出線性度的DAC，它們分別是圖中的127路高7位電流源，1路低9位的總電流源和4路用于調(diào)整輸出增益的電流源，另外還有一路基準(zhǔn)電流源。當(dāng)進(jìn)行自校準(zhǔn)時(shí)，開關(guān)的行列選擇電路將每一路電流源按順序選通到比較器的輸入端和基準(zhǔn)電流源進(jìn)行比較，比較后的結(jié)果經(jīng)數(shù)字邏輯處理后將6位數(shù)字信號輸入到相應(yīng)的校準(zhǔn)DAC的6個(gè)輸入端。每路電流源都有一個(gè)校準(zhǔn)DAC與其唯一對應(yīng)，當(dāng)選擇相應(yīng)電流源時(shí)也就對應(yīng)選上了相應(yīng)的校準(zhǔn)DAC，選擇DAC也需要相應(yīng)的行列選擇電路進(jìn)行按順序的選定。當(dāng)一路電流源完成校準(zhǔn)后，其唯一對應(yīng)的校準(zhǔn)DAC的6位數(shù)字值也已經(jīng)確定并存在了靜態(tài)存儲器中，也就是所需調(diào)整的電流量已經(jīng)加在了相應(yīng)的電流源上。高7位中的每路電流源都有一個(gè)校準(zhǔn)DAC來進(jìn)行輸出電流調(diào)整，低9位則是進(jìn)行整體的電流調(diào)整，高7位和低9位電流源輸出的電流經(jīng)校準(zhǔn)DAC校準(zhǔn)后通過模擬開關(guān)陣列最終輸出到差分電流輸出端。另外還有4路電流源是用于設(shè)定整個(gè)電路輸出電流范圍的，這4路電流源經(jīng)相應(yīng)的4個(gè)增益校準(zhǔn)DAC校準(zhǔn)后，其總輸出電流流過電阻RESET后可調(diào)整整個(gè)DAC的輸出電流增益。

圖4 自校準(zhǔn)過程仿真波形圖圖4給出了上述自校準(zhǔn)過程的仿真波形，從圖中的仿真結(jié)果我們可以看到，待校準(zhǔn)電流源的輸出在不斷趨近基準(zhǔn)電流源的輸出，并且這個(gè)過程在不斷地重復(fù)，直至所有的電流源均校準(zhǔn)完畢為止。所有校準(zhǔn)完畢的電流源最后經(jīng)電流源開關(guān)陣列輸出到差分電流輸出端，這樣就完成了整個(gè)電流源的校準(zhǔn)過程。通過上述自校準(zhǔn)過程，既保證了整個(gè)電路輸出的線性度，同時(shí)也調(diào)整了電路輸出的增益誤差，優(yōu)化了輸出特性。

整體測試結(jié)果和電路概貌

基于0.25微米混合信號CMOS工藝技術(shù)，并采用上述自校準(zhǔn)電路設(shè)計(jì)方案，我們完成了一個(gè)采用分段式電流舵結(jié)構(gòu)的16位400MSPS的D/A轉(zhuǎn)換器芯片的版圖設(shè)計(jì)，如圖5所示，該電路芯片尺寸為4.9×4.9mm2，整個(gè)DAC電路一共有110個(gè)壓焊塊。目前該電路已經(jīng)成功完成工藝流片，電路測試評估板的實(shí)物照片如圖6所示。

圖5 DAC芯片的版圖示意圖

圖6 電路測試評估板

圖7 系統(tǒng)的SFDR結(jié)果圖(不帶校準(zhǔn))

圖8 系統(tǒng)的SFDR結(jié)果圖(帶校準(zhǔn))

對封裝后的DAC電路進(jìn)行的初步測試結(jié)果表明，該DAC電路工作正常。圖7為系統(tǒng)不帶校準(zhǔn)的實(shí)測SFDR，圖8為系統(tǒng)帶校準(zhǔn)后的實(shí)測SFDR?？梢娊?jīng)過自校準(zhǔn)后，電路的SFDR提升了十幾個(gè)dB，并且諧波也明顯減小。

表1 400MHz時(shí)鐘下，自校準(zhǔn)后的轉(zhuǎn)換測試結(jié)果統(tǒng)計(jì)表

我們對該DAC芯片還進(jìn)行了其它各項(xiàng)指標(biāo)的測試，電路在400MHz時(shí)鐘頻率下經(jīng)過自校準(zhǔn)后的測試結(jié)果如下表1所示。由表中各項(xiàng)測試數(shù)據(jù)可見，該芯片的各項(xiàng)性能參數(shù)指標(biāo)優(yōu)異，表明整個(gè)DAC芯片的性能良好。

結(jié)語

本文中的DAC電路采用分段式電流舵結(jié)構(gòu)，其時(shí)鐘的采樣頻率為400MHz,分辨率為16Bit.電路設(shè)計(jì)中還采用了電流校準(zhǔn)技術(shù)，既保證了DAC電路的高精度，也減小了梯度誤差的影響。實(shí)際流片后的測試結(jié)果表明，自校準(zhǔn)技術(shù)的采用可使DAC電路的精度和性能得到大幅度的提升，芯片的輸出諧波也明顯減小。本DAC產(chǎn)品是我們在高速高精度DAC電路研制方面的一次嘗試，它的研制成功為我們今后研制開發(fā)性能更加優(yōu)異的數(shù)模轉(zhuǎn)換器產(chǎn)品打下了良好的技術(shù)基礎(chǔ)。