關(guān)于JESD204B轉(zhuǎn)換器與FPGA匹配的設(shè)計關(guān)鍵點

發(fā)器頻率間隙。

　　圖4.JESD204B協(xié)議中規(guī)定，對齊來自于多個ADC、具有不同延遲的采樣數(shù)據(jù)從而在FPGA中實現(xiàn)同步。來自多個鏈路的幀數(shù)據(jù)或標記的樣本可針對同步處理進行重對齊。

　　小結(jié)

　　新型轉(zhuǎn)換器與JESD204B之類的FPGA接口較為復雜，使其顯得難于處理，此時分解關(guān)鍵系統(tǒng)需求至關(guān)重要。必須了解采樣速率和JESD204B通道速率倍頻器。根據(jù)IP支持、收發(fā)器數(shù)、收發(fā)器速度和頻率間隙等因素來進行規(guī)劃和選擇合適的FGPA產(chǎn)品，有助于正確選擇轉(zhuǎn)換器。通過重點關(guān)注一些與FPGA相匹配的高級標準，可簡化選擇合適的JESD204B轉(zhuǎn)換器的過程。