關(guān)于JESD204B轉(zhuǎn)換器與FPGA匹配的設(shè)計(jì)關(guān)鍵點(diǎn)

發(fā)器頻率間隙。

　　圖4.JESD204B協(xié)議中規(guī)定，對(duì)齊來(lái)自于多個(gè)ADC、具有不同延遲的采樣數(shù)據(jù)從而在FPGA中實(shí)現(xiàn)同步。來(lái)自多個(gè)鏈路的幀數(shù)據(jù)或標(biāo)記的樣本可針對(duì)同步處理進(jìn)行重對(duì)齊。

　　小結(jié)

　　新型轉(zhuǎn)換器與JESD204B之類的FPGA接口較為復(fù)雜，使其顯得難于處理，此時(shí)分解關(guān)鍵系統(tǒng)需求至關(guān)重要。必須了解采樣速率和JESD204B通道速率倍頻器。根據(jù)IP支持、收發(fā)器數(shù)、收發(fā)器速度和頻率間隙等因素來(lái)進(jìn)行規(guī)劃和選擇合適的FGPA產(chǎn)品，有助于正確選擇轉(zhuǎn)換器。通過(guò)重點(diǎn)關(guān)注一些與FPGA相匹配的高級(jí)標(biāo)準(zhǔn)，可簡(jiǎn)化選擇合適的JESD204B轉(zhuǎn)換器的過(guò)程。