空間受限應(yīng)用的最高功率密度、多軌電源解決方案

　　在通信基礎(chǔ)設(shè)施中，毫微微蜂窩和微微蜂窩的興起推動(dòng)基站向更小型化方向發(fā)展，這對(duì)數(shù)字基帶、存儲(chǔ)器、RF收發(fā)器和功率放大器的供電提出了復(fù)雜要求，必須在最小的面積中提供最高的功率密度，如圖1所示。典型的小蜂窩系統(tǒng)需要密度非常高的電源，它能以快速瞬變響應(yīng)輸送大電流以便為數(shù)字基帶供電，同時(shí)利用低噪聲、低壓差調(diào)節(jié)器（LDO）為AD9361 RF捷變收發(fā)?、溫度補(bǔ)償晶體振蕩器（TCXO）和其他噪聲關(guān)鍵電源軌供電。將開關(guān)穩(wěn)壓器的開關(guān)頻率設(shè)置到關(guān)鍵RF頻段以外可降低噪聲，并且同步開關(guān)穩(wěn)壓器可確保拍頻不影響RF性能。降低數(shù)字基帶的內(nèi)核電壓（VCORE）可將低功耗模式的功耗降至最低，電源時(shí)序控制則可確保數(shù)字基帶在RF收發(fā)器使能之前上電并運(yùn)行。數(shù)字基帶與電源管理之間的I2C接口允許改變降壓調(diào)節(jié)器的輸出電壓。為提高可靠性，電源管理系統(tǒng)可以監(jiān)控其自身的輸入電壓和芯片溫度，向基帶處理器報(bào)告任何故障。

　　圖1. 小型基站需要多種電源

　　同樣，醫(yī)療和儀器設(shè)備（如便攜式超聲設(shè)備和手持式儀器）的趨勢(shì)也是尺寸越來越小，要求在更小的面積上以更有效的方式為FPGA、處理器和存儲(chǔ)器供電，如圖2所示。典型的FPGA和存儲(chǔ)器設(shè)計(jì)需要密度非常高的電源，它能以快速瞬變響應(yīng)輸送大電流以便為內(nèi)核和I/O電源軌供電，同時(shí)通過低噪聲軌為鎖相環(huán)（PLL）等片內(nèi)模擬電路供電。電源時(shí)序至關(guān)重要，應(yīng)確保FPGA在存儲(chǔ)器使能之前上電并運(yùn)行。帶精密使能輸入和專用電源良好輸出的穩(wěn)壓器支持電源時(shí)序控制和故障監(jiān)控。電源設(shè)計(jì)師通常希望將同一電源IC用在不同應(yīng)用中，因此，必須能夠改變電流限值。這種設(shè)計(jì)重用可大幅縮短產(chǎn)品上市時(shí)間——任何新產(chǎn)品開發(fā)流程中的關(guān)鍵要素之一。

　　圖2. 為基于FPGA的系統(tǒng)供電

　　考慮具有1路12 V輸入和5路輸出的FPGA的多軌電源管理常見設(shè)計(jì)規(guī)格：

　　內(nèi)核電軌：1.2 V （4 A）

　　輔助電軌：1.8 V （4 A）

　　I/O電軌：3.3 V （1.2 A）

　　DDR存儲(chǔ)器電軌：1.5 V （1.2 A）

　　時(shí)鐘電軌：1.0 V （200 mA）

　　典型的分立方案如圖3a所示，4個(gè)開關(guān)穩(wěn)壓器連接到12 V輸入軌。一個(gè)開關(guān)穩(wěn)壓器的輸出預(yù)調(diào)節(jié)LDO以降低功耗。另一種方法如圖3b所示，使用一個(gè)穩(wěn)壓器將12 V輸入降壓至5 V中間軌，然后再經(jīng)調(diào)節(jié)以產(chǎn)生所需的各個(gè)電壓。該方案的成本較低，但由于采用兩級(jí)電源轉(zhuǎn)換，效率也較低。在以上兩種方案中，各穩(wěn)壓器都必須獨(dú)立使能，因此，可能需要一個(gè)專用電源時(shí)序控制器來控制電源的時(shí)序。噪聲可能也是一個(gè)問題，除非所有開關(guān)穩(wěn)壓器都能同步以降低拍頻。

　　圖3. （a） 分立穩(wěn)壓器設(shè)計(jì)，（b） 備選分立穩(wěn)壓器設(shè)計(jì)

　　集成解決方案實(shí)現(xiàn)高效率、小尺寸

　　將多個(gè)降壓調(diào)節(jié)器和LDO集成到單個(gè)封裝中，可顯著縮小電源管理設(shè)計(jì)的總體尺寸。此外，與傳統(tǒng)分立方案相比，智能型集成解決方案具有許多優(yōu)勢(shì)。減少分立元件數(shù)目可大幅降低設(shè)計(jì)的成本、復(fù)雜度和制造成本。集成電源管理單元（PMU）ADP5050 和 ADP5052 可在單個(gè)IC中實(shí)現(xiàn)所有這些電壓和功能，所用PCB面積和元件大幅減少。

　　為了最大程度地提高效率，去除預(yù)調(diào)節(jié)器級(jí)，各降壓調(diào)節(jié)器均直接從12 V電壓供電（類似于圖3a）。降壓調(diào)節(jié)器1和2具有可編程電流限值（4 A、2.5 A或1.2 A），因此電源設(shè)計(jì)師可以快速輕松地為新設(shè)計(jì)改變電流，大大縮短開發(fā)時(shí)間。LDO可從1.7 V至5.5 V電源供電。在本例中，其中一個(gè)降壓調(diào)節(jié)器的1.8 V輸出為L(zhǎng)DO供電，提供低噪聲1 V電源軌用于噪聲敏感的模擬電路。

　　開關(guān)頻率fSW由電阻RRT設(shè)置，范圍是250 kHz到1.4 MHz。靈活的開關(guān)頻率范圍使得電源設(shè)計(jì)師可以優(yōu)化設(shè)計(jì)，降低頻率以實(shí)現(xiàn)最高效率，或者提高頻率以實(shí)現(xiàn)最小的總體尺寸。圖4顯示了fSW 與 RRT之間的關(guān)系。RRT的值可通過下式計(jì)算：

　　RRT = （14822/fSW）1.081，R的單位為kΩ，f的單位為kHz。

　　圖4. 開關(guān)頻率與RRT的關(guān)系

　　某些設(shè)計(jì)中，兩者都很重要：對(duì)較高電流軌使用較低的開關(guān)頻率以提供最高電源效率，對(duì)較低電流軌使用較高的開關(guān)頻率以縮小電感尺寸和實(shí)現(xiàn)最小的PCB面積。ADP5050的主開關(guān)頻率具有二分頻選項(xiàng)，能夠以兩種頻率工作，如圖5所示。降壓調(diào)節(jié)器1和3的開關(guān)頻率可通過I2C端口設(shè)置為主開關(guān)頻率的一半。

　　圖5. ADP5050對(duì)高電流軌使用低開關(guān)頻率以提高效率，對(duì)低電流軌使用高開關(guān)頻率以縮小電感尺寸

　　電源時(shí)序控制

　　如圖6所示，ADP5050和ADP5052通過四個(gè)特性來簡(jiǎn)化使用FPGA和處理器的應(yīng)用的電源時(shí)序控制：精密使能輸入、可編程軟啟動(dòng)、電源良好輸出和有源輸出放電開關(guān)。

　　精密使能輸入： 每個(gè)穩(wěn)壓器，包括LDO在內(nèi)，都有一個(gè)帶0.8 V精密基準(zhǔn)電壓的使能輸入（圖6-1）。當(dāng)使能輸入的電壓大于0.8 V時(shí)，穩(wěn)壓器使能；當(dāng)該電壓小于0.725 V時(shí)，穩(wěn)壓器禁用。內(nèi)部1 MΩ下拉電阻可防止該引腳懸空時(shí)發(fā)生錯(cuò)誤。利用精密使能閾值電壓，很容易控制器件內(nèi)的電源時(shí)序，使用外部電源時(shí)也一樣。例如，降壓調(diào)節(jié)器1設(shè)置為5 V時(shí)，可以利用一個(gè)電阻分壓器來設(shè)置精確的4.0 V跳變點(diǎn)以使能降壓調(diào)節(jié)器2，依此類推為所有輸出設(shè)置精確的上電時(shí)序。

　　可編程軟啟動(dòng)：軟啟動(dòng)電路以可控方式緩慢提高輸出電壓，從而限制浪涌電流。軟啟動(dòng)引腳連接到 VREG時(shí)，軟啟動(dòng)時(shí)間設(shè)置為2 ms；在軟啟動(dòng)引腳與 VREG和地之間連接一個(gè)電阻分壓器時(shí)，軟啟動(dòng)時(shí)間可提高至8 ms（圖6-2）。為了支持特定啟動(dòng)序列或具有大輸出電容的值，可能需要這種配置。軟啟動(dòng)的可配置能力和靈活性使大型復(fù)雜的FPGA以及處理器能以安全可控的方式上電。

　　1. 精密使能閾值高于0.8V使能穩(wěn)壓器，低于0.72V（遲滯）則關(guān)斷穩(wěn)壓器。2. 可編程軟啟動(dòng)各通道上的不同軟啟動(dòng)可編程為2ms、4ms、8ms。

　　3. PWRGD輸出CH1到CH4的所需PWRGDx可通過工廠熔絲或I2C配置。4. 有源輸出放電開關(guān)可以接通輸出放電開關(guān)以縮短輸出電容的放電周期。

　　圖6. ADP5050和ADP5052簡(jiǎn)化電源時(shí)序控制

　　電源良好輸出：當(dāng)所選降壓調(diào)節(jié)器正常工作時(shí)，開漏電源良好輸出（PWRGD）變?yōu)楦唠娖剑▓D6-3）。電源良好引腳可以將電源的狀況告知主機(jī)系統(tǒng)。默認(rèn)情況下，PWRGD監(jiān)控降壓調(diào)節(jié)器1上的輸出電壓，但也可以定制其它通道來控制PWRGD引腳。各通道的狀態(tài)（PWRGx位）可通過ADP5050上的I2C接口回讀。PWRGx位的邏輯高電平表示調(diào)節(jié)輸出電壓高于標(biāo)稱輸出的90.5%。當(dāng)調(diào)節(jié)輸出電壓降至其標(biāo)稱輸出的87.2%以下并持續(xù)50 μs以上時(shí)，PWRGx位設(shè)為邏輯低電平。PWRGD輸出是內(nèi)部未屏蔽PWRGx信號(hào)的邏輯和。內(nèi)部PWRGx信號(hào)必須為高電平且持續(xù)至少1 ms，PWRGD引腳才能變?yōu)楦唠娖剑蝗绻我釶WRGx信號(hào)發(fā)生故障，則PWRGD引腳毫無延遲地變?yōu)榈碗娖??？刂芇WRGD的通道（通道1至通道4）由工廠熔絲指定，或通過I2C接口設(shè)置相應(yīng)位來指定。

　　有源輸出放電開關(guān)： 每個(gè)降壓調(diào)節(jié)器均集成一個(gè)放電開關(guān)，它連接在開關(guān)節(jié)點(diǎn)與地之間（圖6-4）。當(dāng)其相關(guān)調(diào)節(jié)器禁用時(shí)，開關(guān)接通，有助于使輸出電容快速放電。對(duì)于通道1至通道4，放電開關(guān)的典型電阻為250 Ω。當(dāng)調(diào)節(jié)器禁用時(shí)，即使有大容性負(fù)載，有源放電開關(guān)也會(huì)將輸出拉至地。這樣就能顯著提高系統(tǒng)的穩(wěn)定性，尤其是在周期供電時(shí)。

　　圖7所示為典型的上電/關(guān)斷時(shí)序。

　　圖7. 典型的上電/關(guān)斷時(shí)序

　　I2C 接口

　　I2C 接口實(shí)現(xiàn)了對(duì)兩個(gè)降壓調(diào)節(jié)器輸出（通道1和通道4）的高級(jí)監(jiān)控和基本動(dòng)態(tài)電壓調(diào)整。

　　輸入電壓監(jiān)控：可以監(jiān)控輸入電壓是否發(fā)生欠壓等故障。例如，將12 V電壓施加于輸入，I2C接口配置為：如果輸入電壓低于10.2 V，則觸發(fā)報(bào)警。專用引腳（nINT）上的信號(hào)告知系統(tǒng)處理器問題已出現(xiàn)，并關(guān)斷系統(tǒng)以便采取糾正措施。具備監(jiān)控輸入電壓的能力可提高系統(tǒng)可靠性。圖8顯示了可以設(shè)置哪些值來監(jiān)控ADP5050的輸入電壓。

　　圖8. 輸入欠壓檢測(cè)

　　結(jié)溫監(jiān)控：可以監(jiān)控結(jié)溫以判斷是否發(fā)生過溫等故障。如果結(jié)溫高于預(yù)設(shè)值（105°C、115°C或125°C），nINT上就會(huì)產(chǎn)生報(bào)警信號(hào)。與熱關(guān)斷不同的是，此功能發(fā)送警告信號(hào)而不關(guān)斷器件。具備監(jiān)控結(jié)溫并提醒系統(tǒng)處理器注意避免發(fā)生系統(tǒng)故障的能力可提高系統(tǒng)可靠性，如圖9所示。

　　圖9. 結(jié)溫監(jiān)控

　　動(dòng)態(tài)電壓調(diào)整：動(dòng)態(tài)電壓調(diào)整通過動(dòng)態(tài)降低低功耗模式下通道1和通道4的電源電壓來降低系統(tǒng)功耗，它也可以根據(jù)系統(tǒng)配置和負(fù)載動(dòng)態(tài)改變輸出電壓。此外，所有四個(gè)降壓調(diào)節(jié)器的輸出電壓均可通過 I2C 接口設(shè)置，如圖10所示。

　　圖10. ADP5050輸出電壓選項(xiàng)

　　低噪聲特性

　　多個(gè)特性可降低電源產(chǎn)生的系統(tǒng)噪聲。

　　寬電阻可編程開關(guān)頻率范圍：RT引腳上的電阻可在250 kHz至1.4 MHz的范圍內(nèi)設(shè)置開關(guān)頻率。電源設(shè)計(jì)師可靈活地設(shè)置開關(guān)頻率以避免系統(tǒng)噪聲頻段。

　　降壓調(diào)節(jié)器相移：降壓調(diào)節(jié)器的相移可通過I2C接口設(shè)置。默認(rèn)情況下，通道1和通道2之間以及通道3和通道4之間的相移為180°，如圖11所示。反相操作的優(yōu)勢(shì)是輸入紋波電流和電源接地噪聲更低。

　　圖11. ADP5050/ADP5052的降壓調(diào)節(jié)器相移

　　圖12. 降壓調(diào)節(jié)器的相移可通過I2C接口配置

　　時(shí)鐘同步：開關(guān)頻率可通過SYNC/MODE引腳同步至250 kHz到1.4 MHz的外部時(shí)鐘。該能力對(duì)于RF和噪聲敏