基于雙緩沖與單緩沖比較總線設計方案
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1(圖1)中并開始寫操作;DMA引擎將FIFO中的數據以數據包的形式通過PCIE總線發(fā)送至緩沖區(qū)Buff 1a中，期間驅動程序將Buff 2a的地址信息發(fā)送至DMA控制/狀態(tài)寄存器DMA_Reg2中;當Buff 1a寫操作完成時，MSI中斷控制器產生MSI中斷并通知驅動，此時驅動和DMA控制器同時切換緩沖區(qū)，即驅動將緩沖區(qū)切換至Buff 2a,DMA控制器將TLP頭信息切換至DMA_Reg2,如此繼續(xù)傳輸數據。
本文引用地址：http://www.ex-cimer.com/article/201612/328297.htm
圖7 雙緩沖PCIE操作協(xié)議(寫操作)
將MSI中斷與新緩沖區(qū)配置間的時間間隔稱為中斷延時，如圖2和圖7所示。雙緩沖模式的引入消除了中斷延時的影響，使SRSE在中斷延時期間仍能傳輸數據，節(jié)約了硬件資源，驅動程序也有更多時間來處理緩沖區(qū)的數據。
4 PCIE調試與性能
提供了Root Port的Test Bench,它可以模擬PC和驅動程序，如初始化DMA引擎、產生下行數據流并發(fā)送至PCIE設備，也可以接收來自PCIE設備的上行數據流等，使整個系統(tǒng)(PCIE核+DMA引擎+DSP核)可以在Modelsim SE環(huán)境下仿真。這大大縮短了開發(fā)周期，提高了開發(fā)效率。功能仿真通過后，使用Xilinx ISE 軟件完成代碼的輸入、綜合、實現(xiàn)、驗證和下載。
硬件平臺為DELL T3400型PC和Xilinx ML605開發(fā)套件。PC端基于Ubuntu 10.10操作系統(tǒng)運行驅動程序，F(xiàn)PGA端DSP核(圖6)通過Matlab Simulink調用Xilinx元件庫實現(xiàn)。本文DSP核由32位計數器和加法器組成：計數器將值寫入TX_FIFO,PC端檢測接收數據以驗證寫操作(SRSE→PC);同樣地，PC端產生+1計數值并將數據寫入RX_FIFO,DSP核的加法器用來驗證讀操作(PC→SRSE)。
結語
本文設計了基于Xilinx Virtex6 FPGA的通用軟件無線電平臺，利用C語言開發(fā)了基于Linux系統(tǒng)的驅動程序，利用Verilog語言設計基于Xilinx PCIE硬核的雙緩沖DMA控制器。雙緩沖消除了中斷延時的影響，節(jié)約了硬件資源，提高了數據傳輸速度。
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