EMCCD相機(jī)數(shù)字控制系統(tǒng)的VHDL設(shè)計(jì)

得圖6 的結(jié)果。該結(jié)果與TC253在時(shí)序要求上是一致的。

4 實(shí)測(cè)結(jié)果分析與設(shè)計(jì)修正

為了使該EMCCD數(shù)字控制系統(tǒng)在實(shí)際的硬件電路環(huán)境下也能順利運(yùn)行。在Altera SOPC Builder 下定制了一個(gè)Nios Ⅱ軟核CPU模塊，并在Altera Nios Ⅱ 8.0環(huán)境下設(shè)計(jì)了相應(yīng)的C 程序，以便對(duì)前面設(shè)計(jì)生成的EMCCD數(shù)字控制器進(jìn)行測(cè)試。實(shí)際電路板上進(jìn)行測(cè)試與仿真還是有所不同的。發(fā)現(xiàn)有些仿真能順利得到波形但是在將程序下載到實(shí)際電路板上之后，程序卻并不運(yùn)行。需要經(jīng)過一系列的調(diào)整與修改，程序在電路板上才能正常運(yùn)行，并得到具有正確時(shí)序的信號(hào)波形。對(duì)標(biāo)準(zhǔn)電平的數(shù)字信號(hào)，測(cè)試時(shí)使用的是安捷倫公司生產(chǎn)的1693A 邏輯分析儀，對(duì)于驅(qū)動(dòng)電路輸出的時(shí)鐘信號(hào)，則使用安捷倫公司生產(chǎn)的MSO6012A 示波器。由于篇幅有限，這里僅給出部分測(cè)試波形，如圖7~圖9所示。

圖7為ODB清零模式實(shí)測(cè)信號(hào)波形圖，圖8為幀轉(zhuǎn)移讀出模式垂直轉(zhuǎn)移階段、清零及曝光階段、水平讀出階段的信號(hào)波形圖，其中AFE 的驅(qū)動(dòng)信號(hào)波形在圖8(c)中。由于波形的名字顯示太小，看不清楚，故只截取了波形圖，信號(hào)名是單獨(dú)編輯上去的。通過觀察實(shí)測(cè)波形，其中垂直轉(zhuǎn)移信號(hào)IAG1,IAG2,SAG1,SAG2頻率為1.046 MHz,水平讀出信號(hào)SRG1,SRG2及電子倍增信號(hào)CMG 頻率為3.125 MHz.這些都符合數(shù)據(jù)手冊(cè)上的要求。將實(shí)測(cè)波形、仿真波形與數(shù)據(jù)手冊(cè)上的要求進(jìn)行對(duì)比，說明實(shí)測(cè)波形時(shí)序是正確的。邏輯控制信號(hào)經(jīng)FP-GA產(chǎn)生，輸入相應(yīng)驅(qū)動(dòng)電路，產(chǎn)生控制信號(hào)。其中電荷倍增驅(qū)動(dòng)電路是實(shí)現(xiàn)EMCCD器件片上增益功能的關(guān)鍵。

這里采用的是TI公司生產(chǎn)的TC253芯片及該公司推薦的電荷倍增高壓驅(qū)動(dòng)電路，并進(jìn)行了一定修改。

由于IAG1,IAG2信號(hào)的頻率較高而驅(qū)動(dòng)電路中三極管的開關(guān)特性非理想，造成了輸出信號(hào)的占空比出現(xiàn)一個(gè)小的固定偏差。以這個(gè)實(shí)測(cè)的偏差作為時(shí)序修正量，在VHDL程序的時(shí)鐘生成部分進(jìn)行少量修改，即可改變FPGA的輸出(亦即驅(qū)動(dòng)電路輸入)信號(hào)的占空比，或者說，預(yù)先對(duì)其進(jìn)行修正;然后利用三極管開啟和關(guān)斷時(shí)間的不同，使最后從驅(qū)動(dòng)電路輸出的時(shí)鐘的占空比基本達(dá)到50%.這種方法與段帷用硬件電路進(jìn)行調(diào)整的，電路結(jié)構(gòu)簡(jiǎn)單，且易于實(shí)現(xiàn)，但調(diào)節(jié)的精度稍差。經(jīng)過時(shí)鐘驅(qū)動(dòng)電路后的部分垂直、水平時(shí)鐘信號(hào)實(shí)測(cè)波形如圖9所示，其中，圖9(a)~(c)中波形的縱坐標(biāo)10 V/div,圖9(d)中則為5 V/div.

圖9(a)中IAG1(上)、IAG2(下)，頻率均為1.046 MHz,IAG1 高電壓為5.3 V,IAG2 高電平為3.1 V,IAG1 低電壓為-6.2 V,IAG2低電壓為-7 V;圖9(b)中SAG1(上)、SAG2(下)，頻率均為1.046 MHz,高電壓均為3.3 V,SAG1 低電壓為-7 V,SAG2 低電壓為-6.9 V;圖9(c)中SRG1(上)、SRG2(下)，頻率均為3.125 MHz,高電壓均為5.0 V,SRG1低電壓為-4.3 V,SRG2低電壓為-5.6 V;圖9(d)中為CMG 的輸出實(shí)測(cè)波形，頻率為3.125 MHz,高電壓為15 V,低電壓為-3.0 V.這些說明實(shí)測(cè)信號(hào)基本滿足數(shù)據(jù)手冊(cè)的要求。波形中的欠阻尼振蕩是因?yàn)闇y(cè)試時(shí)只接了電容負(fù)載而沒有接阻尼電阻。當(dāng)插入EMCCD后，硬件上將接入一個(gè)小的阻尼電阻，將可有效減小這種阻尼振蕩的幅值。

5 結(jié)語

通過對(duì)所用EMCCD器件TC253和模擬信號(hào)處理器AD9845B的分析，結(jié)合成像系統(tǒng)硬件的具體情況，采用頂層控制底層的VHDL模塊設(shè)計(jì)方法，完成了基于FPGA的EMCCD數(shù)字控制系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)工作。仿真和實(shí)測(cè)的信號(hào)波形在邏輯與時(shí)序兩方面都完全達(dá)到了成像控制與圖像采集系統(tǒng)的控制要求。這說明對(duì)基于TC253和AD9845B的EMCCD成像系統(tǒng)的分析及其時(shí)鐘信號(hào)的VHDL 設(shè)計(jì)方法是正確的。另外，在較高頻率下，信號(hào)經(jīng)過多級(jí)輸出或驅(qū)動(dòng)電路后，可能會(huì)出現(xiàn)時(shí)序偏差。采用實(shí)測(cè)的方法獲得這個(gè)偏差，以此作為VHDL信號(hào)時(shí)序的修正量，實(shí)現(xiàn)了時(shí)鐘驅(qū)動(dòng)波形的正確輸出。

這也突顯以VHDL進(jìn)行FPGA邏輯與時(shí)序控制電路設(shè)計(jì)的優(yōu)點(diǎn)。