RS485收發(fā)連接器參考電路

隔離RS-485接口電路

我們經常采用的485接口隔離電路是利用三個光耦隔離收發(fā)及控制信號，加上485收發(fā)器共需要4片IC，且采用光耦隔離需要限流及輸出上拉電阻，必要時還會使用三極管驅動。設計電路繁瑣，耗費時間長，如果沒有之前使用光耦的經驗，那么在選用光耦限流及輸出上拉電阻方面會耗費很多不必要的時間;且光耦的輸出信號上升時間較長，在與數(shù)字I/O端口相接時，需另加施密特整形才能保證信號的波形符合標準，如在FPGA、DSP等系統(tǒng)中的應用。

ADM2483是內部集成了磁隔離通道和485收發(fā)器的芯片，內部集成的磁隔離通道原理與光耦不同，在輸入輸出端分別有編碼解碼電路和施密特整形電路，確保了輸出波形的質量。且磁隔離功耗僅為光耦的1/10，傳輸延時為ns級，從直流到高速信號的傳輸都具有超越光耦的性能優(yōu)勢。內部集成的低功耗485收發(fā)器，信號傳輸速率可達500Kbps，后端總線可支持掛載256個節(jié)點。具有真失效保護、電源監(jiān)控以及熱關斷功能。

要實現(xiàn)隔離RS-485接口的電路設計只需在ADM2483的電源與地之間接一個104的去耦電容即可。當然，DC-DC隔離電源是必不可少的。

信號自收發(fā)電路我們采用74HC14芯片，利用它的施密特波形翻轉性能來控制RE、DE引腳，以實現(xiàn)信號的自收發(fā)。

當有高電平信號發(fā)送時，經反向變?yōu)榈碗娖叫盘?，DE/RE引腳輸入為低電平，使發(fā)送驅動器禁止，總線為高阻狀態(tài)，此時由A、B總線上的上拉電阻產生高電平輸出。當有低電平信號發(fā)送時，經反向變?yōu)楦唠娖叫盘?，DE/RE引腳輸入為高電平，使發(fā)送驅動器工作，由于TxD引腳端接地，為低電平，這樣就將低電平發(fā)送至總線。

僅為實現(xiàn)RS-485接口的自收發(fā)功能，在實際應用中，應根據使用情況作出相應的修改。此收發(fā)電路也有不足之處，當在連續(xù)發(fā)送高電平時，ADM2483的DE/RE引腳處于接收狀態(tài)，所以，此時的發(fā)送端和接收端都處于接收狀態(tài)，這時的總線是空閑狀態(tài)，是允許各節(jié)點發(fā)送數(shù)據的，因此一般在主從式的網絡結構中采用此方法。在網絡上也有不同的幾種實現(xiàn)RS-485收發(fā)器自收發(fā)的方案，分別有以下幾種：

當不發(fā)送數(shù)據時，TxD信號為高電平，經V1反向后使ADM2483于接收狀態(tài)。當發(fā)送數(shù)據時，TxD為高時，經V1反向，使發(fā)送驅動器禁止，總線為高阻狀態(tài)，此時由A、B總線上的上拉電阻產生高電平輸出。TxD為低時，經V1反向，使發(fā)送驅動器工作，由于TxD引腳端接地，為低電平，這樣就將低電平發(fā)送至總線。

采用這種電路時，需要程序保證不同時進行接收和發(fā)送的操作。

利用555定時器，其原理于以上電路類似。

555定時器為邊沿觸發(fā)，當TxD發(fā)送高電平時，555定時器OUT引腳輸出低電平，當TxD發(fā)送低電平時，555定時器OUT引腳輸出高電平，當TxD轉為高電平時，OUT引腳輸出的高電平狀態(tài)會延遲一會再轉入低電平，以確保發(fā)送數(shù)據的正確性。

當TxD信號為高電平，則通過電阻為電容充電，其充電時間為T，該時間應連接器設置為串口發(fā)送一個字節(jié)所需要的時間，由R，C參數(shù)來確定。當電容充滿后，則DE/RE為低電平，使ADM2483處于接收狀態(tài)。在發(fā)送數(shù)據時，TxD起始位產生第一個下降沿，使電容經過二極管進行快速放電，使DE/RE很快變?yōu)楦唠娖?，ADM2483處于發(fā)送狀態(tài)。在發(fā)送過程中，當TxD變成高電平時，電容通過電阻緩慢充電，使DE/RE仍然保持在發(fā)送狀態(tài)，可有效吸收總線上的反射信號。當RC充電結束，使DE/RE轉入接受狀態(tài)時，總線上的上拉、下拉電阻將維持TxD高電平的發(fā)送狀態(tài)，直至整個bit發(fā)送結束。

當數(shù)據發(fā)送完畢以后，TxD變?yōu)楦唠娖?，RC又開始充電，即經T時間后，ADM2483又轉換為接收狀態(tài)。以上所有電路均為參考電路，為電路設計者提供思路，在實際使用中請再次驗證，以確保電路的穩(wěn)定及不會對系統(tǒng)造成破壞。