JESD204B協(xié)議解析

　　在使用最新模數(shù)轉(zhuǎn)換器（ADC）和數(shù)模轉(zhuǎn)換器（DAC）設(shè)計(jì)系統(tǒng)時(shí)，我已知道了很多有關(guān)JESD204B接口標(biāo)準(zhǔn)的信息，這些器件使用該協(xié)議與FPGA通信。有一個(gè)沒(méi)有深入討論的主題就是解決ADC至FPGA 和FPGA 至DAC鏈路問(wèn)題的協(xié)議部分，這兩種鏈路本來(lái)就是相同的TX 至RX系統(tǒng)。作為一名應(yīng)用工程師，所需要的就是了解其中的細(xì)微差別，這樣才能充分利用JESD204B通過(guò)現(xiàn)有LVDS和CMOS接口提供的優(yōu)勢(shì)。

　　有了JESD204B，無(wú)需再：

　　● 使用數(shù)據(jù)接口時(shí)鐘（嵌入在比特流中）

　　● 擔(dān)心信道偏移（信道對(duì)齊可修復(fù)該問(wèn)題）

　　● 使用大量I/O（高速串行解串器實(shí)現(xiàn)高吞吐量）

　　● 擔(dān)心用于同步多種IC的復(fù)雜方法（子類(lèi)1 和2）

　　我們來(lái)考慮一種由ADC 等數(shù)字源向FPGA發(fā)送數(shù)字?jǐn)?shù)據(jù)的簡(jiǎn)單情況。在正確發(fā)送或接收數(shù)據(jù)之前，有幾件事必須要做，如圖1所示以及下文所說(shuō)明的那樣。

　　圖 1 JESD204B 協(xié)議狀態(tài)圖

　　1. 代碼組同步（CGS）- 不需要接口時(shí)鐘，因此RX必須將其數(shù)位及字邊界與TX串行輸出對(duì)齊。RX 可向TX發(fā)送SYNC請(qǐng)求，讓其通過(guò)所有信道發(fā)送一個(gè)已知的重復(fù)比特序列，本例中每字符每K 是K28.5。確切的字符比特序列可在標(biāo)準(zhǔn)中找到。RX 將移動(dòng)每個(gè)信道上的比特?cái)?shù)據(jù)，直到找到4個(gè)連續(xù)的K28.5字符為止。這時(shí)，它不僅將知道比特及字邊界，而且已經(jīng)實(shí)現(xiàn)了CGS。隨后，它會(huì)取消對(duì)SYNC的斷言，而TX和RX則都會(huì)進(jìn)入下一個(gè)狀態(tài)：初始信道對(duì)齊序列（ILAS）。

　　2. ILAS - JESD204B 協(xié)議的一個(gè)良好特性可實(shí)現(xiàn)通過(guò)RX模塊中的一些FIFO/緩沖器吸收信道偏移。在實(shí)現(xiàn)CGS后，TX 可在每個(gè)信道上發(fā)送已知的字符幀集合，稱(chēng)為信道對(duì)齊序列（以每字符每R K28.0 開(kāi)始，以每字符每A K28.3 結(jié)束）。收到對(duì)齊序列后，RX 會(huì)對(duì)數(shù)據(jù)進(jìn)行FIFO緩沖，直到所有信道都收到完整的對(duì)齊序列。由于已經(jīng)知道了整個(gè)序列，因此信道隨后可重新對(duì)齊，這樣每個(gè)信道上的任何信道偏移都可通過(guò)FIFO存儲(chǔ)器吸收，而且，信道隨后還可在相同的時(shí)間點(diǎn)、在RX 模塊內(nèi)釋放該數(shù)據(jù)。這可緩解為串行解串器信道提供匹配布局的需求，因?yàn)樾诺榔瓶赏ㄟ^(guò)FIFO存儲(chǔ)器吸收。

　　3. 用戶(hù)數(shù)據(jù) - 在代碼組同步及信道對(duì)齊后，就可正確接收用戶(hù)數(shù)據(jù)。如果在該最后狀態(tài)時(shí)用戶(hù)數(shù)據(jù)無(wú)效，則需要重新啟動(dòng)本過(guò)程，RX 會(huì)發(fā)送一個(gè)SYNC請(qǐng)求重新開(kāi)始該過(guò)程。