基于DSP和FPGA的油田測井系統(tǒng)總線通信接口設(shè)計(jì)

0 引言

隨著測井技術(shù)的發(fā)展，井下儀器的組合功能越來越強(qiáng)，處理的數(shù)據(jù)也隨之倍增，要求片下儀器和地面系統(tǒng)之間具有實(shí)時雙向通信功能，因此井下儀器與地面系統(tǒng)之間需要一個良好的接日電路以協(xié)調(diào)2部分的工作。

本文采用DSP+FPGA的方案，由FPGA實(shí)現(xiàn)編鋸碼和數(shù)據(jù)的存儲，DSP完成數(shù)據(jù)處理和總線協(xié)議轉(zhuǎn)換。兩者結(jié)合將1553B總線運(yùn)用于現(xiàn)代油田測井系統(tǒng)中可以更好地發(fā)揮其高可靠性、穩(wěn)定性并能夠和CAN總線形成互補(bǔ)，能夠最大限度地提高系統(tǒng)的數(shù)據(jù)處理和通訊能力。和傳統(tǒng)設(shè)計(jì)方法相比胲方法數(shù)字化程度高，速度和實(shí)時性更高。

1 測井系統(tǒng)中通信接口功能及組成

本沒計(jì)完成油田測井系統(tǒng)中井下儀器與地面系統(tǒng)之間的通訊。需要設(shè)計(jì)一個完整的信號實(shí)時雙向通訊系統(tǒng)，把井下儀器采集的全部地層信息傳輸?shù)降孛妫孛嫦到y(tǒng)給井下儀器供電，記錄、解碼并處理井下儀器傳輸?shù)降孛娴男盘栆约翱刂凭聝x器的各種狀態(tài)。通訊接口通過1553B總線和地面系統(tǒng)通信，通過CAN總線和井下工控機(jī)通信。所以，通訊接口是整個測井系統(tǒng)中的關(guān)鍵部件，主要完成總線的信息綜合，資源共享，任務(wù)協(xié)調(diào)和密錯重構(gòu)。

遙訊接訂框由1553B調(diào)制解凋電路、FPGA模塊電路、DSP模塊電路和CAN總線控制模塊組成，執(zhí)行總線通訊協(xié)議，正確接收總線上的曼徹斯特碼數(shù)據(jù)，按照規(guī)定的格式發(fā)送曼徹斯特II型碼，實(shí)現(xiàn)1553B總線和終端的連接通道的通訊接u功能。

1.1 調(diào)制解調(diào)模塊

1553B總線信號進(jìn)入接口板后，通過耦合變壓器實(shí)現(xiàn)電氣隔離助止故障的傳播；通過隔離電阻，主電纜可以短路，從而實(shí)現(xiàn)r失效隔離；與直接耦合相比，增加了總線抽頭的阻抗，防止了由于反射而引起雙絞線E信號畸變。然后經(jīng)過收發(fā)器將雙電平曼徹斯特碼轉(zhuǎn)化為單電平曼徹斯特碼進(jìn)入FPGA。發(fā)送過程與之相反。本設(shè)計(jì)采用的總線收發(fā)器，內(nèi)部具有兩路收發(fā)電路分別和耦合變壓器相連，實(shí)現(xiàn)雙冗余結(jié)構(gòu)。HOLT公司的HI一1570PSI收發(fā)器和PM—DB2725EX耦合變壓器共同組成總線通訊接【J的調(diào)制解調(diào)部分。

1.2 FPGA模塊

FPGA模塊完成1553B總線上數(shù)據(jù)的發(fā)送和接收、曼徹斯特碼的調(diào)制與解調(diào)、串并和并串轉(zhuǎn)換、同步頭的產(chǎn)生與檢測、狀態(tài)字的自動響應(yīng)以及錯誤檢測等功能。

時鐘模塊：將輸入的時鐘分頻為編碼時鐘、解碼時鐘、寫FIFO的讀時鐘和讀FIFO的寫時鐘。接收數(shù)據(jù)流程：曼徹斯特II型碼經(jīng)過調(diào)制鰓調(diào)電路，變?yōu)門rI。電平數(shù)字信號進(jìn)入FPGA，在FPGA中經(jīng)解碼模塊解碼成包含16位數(shù)據(jù)、一位區(qū)分狀態(tài)字／命令字的數(shù)據(jù)位和一位奇偶校驗(yàn)位的18位數(shù)據(jù)，存入18位的讀FIFO中，經(jīng)18變16位轉(zhuǎn)換模塊變成18位數(shù)據(jù)分兩次送給DSP．沒置三位寄存器XA，當(dāng)XA為000時把16位數(shù)據(jù)送給輸出Q；當(dāng)XA為001時把18位數(shù)據(jù)中的后兩位送給輸出Q。

發(fā)送數(shù)據(jù)流程根據(jù)XA_0的狀態(tài)將兩次接收到的DSP分別發(fā)送來的16位數(shù)據(jù)轉(zhuǎn)換成包含命令類型、奇偶位和16位數(shù)據(jù)的18位數(shù)據(jù)存入18位的寫FIFO模塊，并設(shè)援空、滿標(biāo)志位，供編碼控制模塊調(diào)用。編碼控制模塊根據(jù)編碼模塊的狀態(tài)和寫FIFO中有無待編數(shù)據(jù)，即tx_busy非忙，empty非空時，從WFIFO中讀取待編數(shù)據(jù)送給編碼器，并設(shè)置命令狀態(tài)字和數(shù)據(jù)字端口。編碼模塊根據(jù)命令狀態(tài)字和數(shù)據(jù)字端口狀態(tài)，編寫命令字、狀態(tài)字和數(shù)據(jù)字，在編碼控制模塊控制下由編碼控制器生成單電平曼徹斯特碼，經(jīng)調(diào)髓餌調(diào)電路送至1553B總線。編碼過程中跫位tx_busy，編碼完成后復(fù)位。

1.3 DSP接口模塊

本部分足通訊接口系統(tǒng)的核心部分，DSP模塊通過多通道高速緩沖串口Mcbsp+j FPGA相連，在一個既定的協(xié)議下能夠?qū)崿F(xiàn)CAN總線系統(tǒng)與1553B總線系統(tǒng)的信息交瓦，同時滿足兩總線系統(tǒng)對實(shí)時性的要求。DSP和FPGA的連接如圖1所示。

DSP提供讀使能信號RE、寫使能信號WR、地址信號A。?A3．DSP和FPGA之問的輔助控制信號還有：讀、寫FIFO空滿標(biāo)志信號RFULL10?1】和WFULI．[0?1】，高電平有效；接收曼碼合理信號DVAL，低電平有效；讀數(shù)據(jù)順序信號XA[o?2]根據(jù)其狀態(tài)分兩次把FPGA解碼的18位數(shù)據(jù)讀入；寫數(shù)據(jù)順序信號xA_o【o?2】，DSP寫數(shù)據(jù)時根據(jù)發(fā)送的不同數(shù)據(jù)設(shè)置不同的狀態(tài)供FPGA接收。