PCIE3.0簡(jiǎn)介

那么PCI-E 3.0總線究竟有什么特點(diǎn)？對(duì)于其測(cè)試有什么特殊的地方呢？我們這里就來(lái)探討一下。

制定PCI-E 3代規(guī)范的目的主要是要在現(xiàn)有的廉價(jià)的FR4板材和接插件的基礎(chǔ)上提供比PCI-E 2代高一倍的有效數(shù)據(jù)傳輸速率，同時(shí)保持和原有1代、2代設(shè)備的兼容。別看這是個(gè)簡(jiǎn)單的目的，但實(shí)現(xiàn)起來(lái)可不容易。

我們知道，PCI-E 2代在每對(duì)差分線上的數(shù)據(jù)傳輸速率是5Gbps，相對(duì)于1代數(shù)據(jù)速率的兩倍；而PCI-E 3代要相對(duì)于2代把速率也提高一倍，理所當(dāng)然的是把數(shù)據(jù)傳輸速率提高到10Gbps。但是就是這個(gè)10Gbps帶來(lái)了很大的問(wèn)題，因?yàn)镻C和Server上出于成本的考慮，普遍使用便宜的FR4的PCB板材以及廉價(jià)的接插件，如果不更換板材和接插件，很難保證10Gbps的信號(hào)還能在原來(lái)的信號(hào)路徑上可靠地傳輸很遠(yuǎn)的距離（典型距離是15～30cm）。因此PCI-SIG最終決定把PCI-E 3代的數(shù)據(jù)傳輸速率定在8Gbps。但是8Gbps比著2代的5Gbps并沒(méi)有高一倍，所以PCI-E協(xié)會(huì)決定在3代標(biāo)準(zhǔn)中把在1代和2代中使用的8b/10b編碼去掉。

我們知道，在PCI-E 1代和2代中為了保證數(shù)據(jù)的傳輸密度、直流平衡以及內(nèi)嵌時(shí)鐘的目的，會(huì)把8bit數(shù)據(jù)會(huì)編碼成10bit數(shù)據(jù)傳輸。因此，5Gbps的實(shí)際有效數(shù)據(jù)傳輸速率是5Gbps×8b/10b＝4Gbps。這樣，如果在PCI-E 3代中如果不使用8b/10b編碼，其有效數(shù)據(jù)傳輸速率就能比 2代的4Gbps提高1倍。但是這樣問(wèn)題又來(lái)了，數(shù)據(jù)如果不經(jīng)編碼傳輸很難保證數(shù)據(jù)傳輸密度和直流平衡，接收端的時(shí)鐘恢復(fù)電路也很容易失鎖。為了解決這個(gè)問(wèn)題，PCI-E 3代里面采用了擾碼的方法，即數(shù)據(jù)傳輸前先和一個(gè)多項(xiàng)式進(jìn)行異或，這樣傳輸鏈路上的數(shù)據(jù)就看起來(lái)就比較有隨機(jī)性，到了接收端再用相同的多項(xiàng)式把數(shù)據(jù)恢復(fù)出來(lái)。

通過(guò)上述方法，PCI-E 3代就可以用8Gbps的傳輸速率實(shí)現(xiàn)比2代的5Gbps高1倍的數(shù)據(jù)傳輸速率。實(shí)際應(yīng)用中PCI-E 3代的總線上也仍然有數(shù)據(jù)編碼，不過(guò)采用的是128b/130b的編碼，編碼效率很高，由此損失的總線有效帶寬比8b/10b編碼小多了。

PCI-E 3.0 發(fā)送及接收端的變化

但是問(wèn)題遠(yuǎn)沒(méi)有結(jié)束，即使數(shù)據(jù)速率只有8Gbps，要在原有的廉價(jià)PCB和接插件上實(shí)現(xiàn)可靠傳輸也還要解決一些新的問(wèn)題。其中最大的問(wèn)題是信號(hào)的損耗，F(xiàn)R4板材對(duì)信號(hào)高頻成分有很大衰減，而信號(hào)速率越高，其高頻成分越多，所以衰減也就更厲害。下圖是不同速率的信號(hào)經(jīng)過(guò)10英寸的FR4板材的PCB傳輸以后信號(hào)的眼圖，我們可以看到8Gbps的信號(hào)在接收端基本上看不到眼圖了，更不要說(shuō)進(jìn)行有效的數(shù)據(jù)接收。

為了解決這個(gè)問(wèn)題，在PCI-E的1代和2代中使用了去加重（De-emphasis）技術(shù)，即信號(hào)的發(fā)射端（TX）在發(fā)送信號(hào)時(shí)對(duì)跳變bit（代表信號(hào)中的高頻成分）加大幅度發(fā)送，這樣可以部分補(bǔ)償一下傳輸線路對(duì)高頻成分的衰減，從而得到比較好的眼圖。PCI-E 1代中采用了-3.5db的去加重，PCI-E 2代中采用了-3.5db和-6db的去加重。而對(duì)于3代來(lái)說(shuō)，由于信號(hào)速率更高，需要采用更加復(fù)雜的去加重技術(shù)，因此除了跳變bit比非跳變bit幅度增大發(fā)送以外，在跳變bit的前1個(gè)bit也要增大幅度發(fā)送，這個(gè)增大的幅度通常叫做Preshoot。下圖是PCI-E 3代中采用的預(yù)加重技術(shù)對(duì)波形的影響的例子（參考資料：PCI Express® Base Specification 3.0 ）。

為了應(yīng)對(duì)復(fù)雜的鏈路環(huán)境，PCI-E 3代中規(guī)定了共11種不同的Preshoot和De-emphasis的組合，每種組合叫做一個(gè)Preset，實(shí)際應(yīng)用中Tx和Rx端可以在Link Training階段根據(jù)接收端收到的信號(hào)質(zhì)量協(xié)商出一個(gè)最優(yōu)的Preset值。下圖是11種Preset的組合（參考資料：PCI Express® Base Specification 3.0）。比如P4代表沒(méi)有任何預(yù)加重，P7代表最厲害的預(yù)加重。

那做了這些工作就夠了嗎？經(jīng)過(guò)實(shí)驗(yàn)發(fā)現(xiàn)，僅僅在發(fā)送端對(duì)信號(hào)高頻進(jìn)行補(bǔ)償還是不夠，于是PCI-E 3代標(biāo)準(zhǔn)中又規(guī)定在接收端（RX端）還要對(duì)信號(hào)做均衡（Equalization），從而對(duì)線路的損耗進(jìn)行進(jìn)一步的補(bǔ)償。均衡電路的實(shí)現(xiàn)難度較大，以前主要用在通信設(shè)備的背板或長(zhǎng)電纜傳輸?shù)膱?chǎng)合，現(xiàn)在也逐漸開(kāi)始在計(jì)算機(jī)領(lǐng)域應(yīng)用，比如USB3.0中和SATA 6G中也采用了均衡技術(shù)。下圖是PCI-E 3.0里對(duì)均衡器的頻響特性的要求。我們可以看到均衡器的強(qiáng)弱也有很多檔可選，在Link Training階段TX和RX端會(huì)協(xié)商出一個(gè)最佳的組合（參考資料：PCI Express® Base Specification 3.0）。

經(jīng)過(guò)各種信號(hào)處理技術(shù)的結(jié)合以及大量的實(shí)驗(yàn)，PCI-E 3.0總算初步實(shí)現(xiàn)了在現(xiàn)有的FR4板材和接插件的基礎(chǔ)上提供比PCI-E 2代高一倍的有效數(shù)據(jù)傳輸速率。但我們同時(shí)也看到，PCI-E 3代的芯片會(huì)變得更加復(fù)雜，系統(tǒng)設(shè)計(jì)的難度也也更大。如何保證PCI-E 3代總線工作的可靠性和很好的兼容性，就成為設(shè)計(jì)和測(cè)試人員面臨的嚴(yán)峻挑戰(zhàn)。