總線(xiàn)控制邏輯的VHDL設(shè)計(jì)仿真與測(cè)試

　　計(jì)算機(jī)系統(tǒng)是由許多具有獨(dú)立功能的模塊互相連接而成的。隨著計(jì)算機(jī)的不斷發(fā)展和廣泛應(yīng)用，各生產(chǎn)廠(chǎng)商除了向用戶(hù)提供整套系統(tǒng)外，還設(shè)計(jì)和提供各種功能的插件模塊，讓用戶(hù)根據(jù)自己的需要構(gòu)成自己的應(yīng)用系統(tǒng)或擴(kuò)充原有的系統(tǒng)。這些模塊間需要互相通信，需要有高速、可靠的信息交換通道，這就是總線(xiàn)?？偩€(xiàn)使得計(jì)算機(jī)各模塊之間的信號(hào)線(xiàn)可以直接互相連接，提高了信號(hào)傳輸?shù)乃俣取?/p>本文引用地址：http://www.ex-cimer.com/article/201612/333390.htm

　　VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)是一種硬件描述語(yǔ)言，在電子設(shè)計(jì)領(lǐng)域得到廣泛應(yīng)用，最新版本為IEEE標(biāo)準(zhǔn)的1076-1993版，由IEEE在1993年公布。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。本文用VHDL的有限狀態(tài)機(jī)來(lái)描述和仿真計(jì)算機(jī)總線(xiàn)控制器的邏輯行為。

　　1 總線(xiàn)在總線(xiàn)控制器的控制下工作

　　在計(jì)算機(jī)系統(tǒng)各模塊之間的信息通信過(guò)程中，每一時(shí)刻只能有一組信息在總線(xiàn)上傳輸。如果有多組信息要傳輸，只能在總線(xiàn)控制器的控制下，按順序分別傳輸，這樣對(duì)每一組信息的傳輸就形成一個(gè)傳輸周期，這個(gè)周期包括申請(qǐng)分配階段、尋址階段、數(shù)據(jù)交換階段和撤消階段。申請(qǐng)分配階段由主模塊提出總線(xiàn)使用申請(qǐng)，經(jīng)總線(xiàn)控制器批準(zhǔn)后獲得總線(xiàn)使用權(quán)；之后主模塊把從模塊地址放置到地址總線(xiàn)上，即尋址階段；從模塊接收到地址后做好相應(yīng)的通信準(zhǔn)備工作，并與主模塊建立通信，進(jìn)行數(shù)據(jù)交換；數(shù)據(jù)交換結(jié)束后，主模塊通知總線(xiàn)控制器，并交還總線(xiàn)使用權(quán)，即撤消階段。常用的總線(xiàn)通信方式有同步通信方式和異步通信方式兩種。

　　2 同步通信方式的有限狀態(tài)機(jī)描述和仿真

　　在同步通信方式里，模塊之間的通信傳輸周期是固定的。有精確穩(wěn)定的系統(tǒng)時(shí)鐘作為傳輸周期的“標(biāo)尺”，通信雙方嚴(yán)格按照時(shí)鐘標(biāo)尺進(jìn)行各種操作，以主模塊(如CPU)從從模塊(如內(nèi)存)讀取數(shù)據(jù)為例，總線(xiàn)控制器框圖如圖1所示。

　　這種方式下總線(xiàn)的控制狀態(tài)轉(zhuǎn)移圖如圖2所示。

　　用VHDL進(jìn)行描述并在MAX+PLUSII上進(jìn)行仿真，結(jié)果如圖3所示：

　　從圖3可以看出，控制器一開(kāi)始處于狀態(tài)0(空閑狀態(tài))，此時(shí)總線(xiàn)批準(zhǔn)控制信號(hào)grant、片選信號(hào)csbar、地址有效信號(hào)effect和讀控制信號(hào)rbar均處于無(wú)效的高電平；一旦有主模塊發(fā)出總線(xiàn)請(qǐng)求，即request信號(hào)為低電平，控制器轉(zhuǎn)移到狀態(tài)1，總線(xiàn)批準(zhǔn)控制信號(hào)有效，申請(qǐng)得到批準(zhǔn)，這里假設(shè)主模塊只有一個(gè)，即不存在多個(gè)主模塊競(jìng)爭(zhēng)使用總線(xiàn)的情況；進(jìn)入狀態(tài)2后，主模塊發(fā)出地址，這里假設(shè)地址為“AD”，同時(shí)置片選信號(hào)csbar和地址有效信號(hào)effect為有效狀態(tài)，從模塊接收到地址有效信號(hào)和片選信號(hào)后，根據(jù)主模塊發(fā)出的地址進(jìn)行數(shù)據(jù)準(zhǔn)備工作；進(jìn)入狀態(tài)3后，主模塊發(fā)出讀控制信號(hào)，即置rbar信號(hào)為有效狀態(tài)；進(jìn)入狀態(tài)4后，假設(shè)從模塊數(shù)據(jù)準(zhǔn)備就緒，并發(fā)送到數(shù)據(jù)總線(xiàn)上，這里假設(shè)數(shù)據(jù)為“DA”，主模塊讀取數(shù)據(jù)；進(jìn)入狀態(tài)5后，主模塊讀數(shù)據(jù)完畢，發(fā)出撤消信號(hào)，即置withdraw信號(hào)為有效狀態(tài)，之后返回狀態(tài)0，所有控制信號(hào)都返回到無(wú)效狀態(tài)；至此，一個(gè)數(shù)據(jù)傳輸周期結(jié)束。在傳輸過(guò)程中，各個(gè)模塊的動(dòng)作嚴(yán)格按照系統(tǒng)時(shí)鐘同步進(jìn)行。

　　本設(shè)計(jì)下載到GW48—GK2/PK2 EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)，該系統(tǒng)目標(biāo)芯片為EP1K100QC208-3，按照結(jié)構(gòu)圖No.0進(jìn)行硬件測(cè)試，實(shí)驗(yàn)系統(tǒng)提供測(cè)試引腳的限制，只測(cè)試地址和數(shù)據(jù)均為4位(測(cè)試低4位)的情況，結(jié)果如圖4所示。

　　從圖4中可以看出，在狀態(tài)0，首先設(shè)置withdraw、request和rst為“1”，依次對(duì)應(yīng)圖中下方3個(gè)發(fā)光二極管，此時(shí)4個(gè)輸出控制信號(hào)rbar、effect、csbar和grant為“1”，這4個(gè)信號(hào)按次序組成一個(gè)4位二進(jìn)制數(shù)據(jù)，該數(shù)據(jù)經(jīng)過(guò)譯碼器譯碼后由數(shù)碼管顯示輸出結(jié)果，因4個(gè)信號(hào)均為“1”，故應(yīng)該顯示結(jié)果“F”，如圖中上面的數(shù)碼管顯示“F”(右邊第3個(gè)數(shù)碼管)。第2步，按照?qǐng)D3所示時(shí)序設(shè)置rst和request信號(hào)并由按鍵3輸入一個(gè)時(shí)鐘脈沖，進(jìn)入狀態(tài)1，此時(shí)grant信號(hào)為“0”，4個(gè)輸出控制信號(hào)組合為“1110”，可以看到圖中數(shù)碼管顯示“E”，表明主模塊申請(qǐng)總線(xiàn)被批準(zhǔn)。第3步，設(shè)置地址信號(hào)addr1(低4位)為“1010”，即“A”，如圖中數(shù)碼管下方兩個(gè)發(fā)光二極管所示，并輸入一個(gè)時(shí)鐘脈沖，進(jìn)入狀態(tài)2，該地址信號(hào)由addr2經(jīng)譯碼器譯碼后由數(shù)碼管顯示出來(lái)，如圖中上面最右邊的數(shù)碼管顯示“A”，在該狀態(tài)中地址有效信號(hào)effect和片選信號(hào)csbar均為“0”，此狀態(tài)下主模塊發(fā)出地址有效信號(hào)和片選信號(hào)，4個(gè)輸出控制信號(hào)組合為“1000”，從圖中可以看到數(shù)碼管顯示數(shù)字“8”。第4步，輸入一個(gè)時(shí)鐘脈沖進(jìn)入狀態(tài)3，該狀態(tài)下主模塊發(fā)出讀控制信號(hào)，即置rbar信號(hào)為“0”，4個(gè)輸出控制信號(hào)全部為“0”，如圖中數(shù)碼管顯示“0”。第5步，設(shè)置數(shù)據(jù)信號(hào)get_data(低4位)為“1101”，即“D”，如圖中數(shù)碼管下方兩個(gè)發(fā)光二極管所示，并輸入一個(gè)時(shí)鐘脈沖，進(jìn)入狀態(tài)4，該數(shù)據(jù)信號(hào)由data經(jīng)譯碼器譯碼后由數(shù)碼管顯示出來(lái)，如圖中上面右邊第2個(gè)數(shù)碼管顯示“d”。第6步，輸入一個(gè)時(shí)鐘脈沖，進(jìn)入狀態(tài)5，主模塊讀取數(shù)據(jù)完畢，并發(fā)出撤消信號(hào)，1個(gè)數(shù)據(jù)傳輸周期結(jié)束；之后如果再輸入一個(gè)時(shí)鐘脈沖則回到狀態(tài)0。