簡述抖動測量的基本原理

　　抖動會使數(shù)字電路的傳輸性能惡化，由于信號上升沿或是下降沿在時間軸上的正確位置被取代，在數(shù)據(jù)再生的時候，數(shù)據(jù)比特流中就會引入錯誤。在合并了緩沖存儲器和相位比較器的數(shù)字儀表中，由于數(shù)據(jù)溢出或是損耗，錯誤就會引入到數(shù)字信號中。此外，在數(shù)模變換電路中，時鐘信號的相位調(diào)制會使恢復(fù)出的采樣信號惡化，這在傳輸編碼的寬帶信號時會造成問題。

　　信號完整性

　　隨著速度的增長，今天的高速I/O設(shè)計正在更富挑戰(zhàn)性。標準要求在物理層有10–12的誤碼率。隨著UI（單元間隙）越來越小，要維持它并提供足夠的裕度就越來越困難。其內(nèi)在含義就是，器件級的抖動必須繼續(xù)縮減。

　　過去8年多以來，隨著晶體管價格的下跌，通信行業(yè)選擇將自己的資金投在硅片上去實現(xiàn)更高的速度，而不是投于構(gòu)成通信信道的電纜或PCB（印刷電路板）材料。今天硅片完成的功能包括發(fā)射器端的預(yù)加強和FEC以及接收器端的自適應(yīng)均衡等，用于補償信道中的環(huán)境性變動。另外，有些客戶希望將BER改善到10–15或10–17,這樣就可以放棄FEC等功能，從而有可能減少功耗。

　　改善裕度的一個方法是盡量減小發(fā)射器的抖動。他說，抖動的一個主要來源是產(chǎn)生時鐘信號的RO（環(huán)形振蕩器）PLL（鎖相環(huán)）中使用的VCO。他認為，ROPLL方案很有用，因為它為客戶提供了頻率設(shè)定上的靈活性。但ROPLL受到其相位噪聲的限制，相位噪聲會轉(zhuǎn)換為隨機抖動。為避免這種情況，Altera在其StratixIV器件上為其高性能PLL提供了一個基于LC的振蕩器，代替ROPLL,提供低得多的噪聲與抖動。

　　功率完整性

　　Altera特性描述小組的經(jīng)理BozidarKrsnik稱："除了應(yīng)對信號完整性的挑戰(zhàn)以外，我們還要把大量精力花在功率完整性問題上。客戶要求更低功率。通過可編程電源技術(shù)等創(chuàng)新，能夠在電源裕度縮減時分析和確定電源的性能和作用。"

　　Krsn功率挑戰(zhàn)對FPGA尤其顯著，客戶可以在FPGA結(jié)構(gòu)中隨心所欲地做東西。他們可以構(gòu)建出一些極不尋常的最差情況，涉及到電源能級、時鐘頻率以及器件編程模式。

　　測量

　　許多測試工作都是由DanielChow負責的，他從2003年起就是Altera的高級技術(shù)人員。Chow帶領(lǐng)一個團隊，確定StratixIV的串行總線收發(fā)器的功率完整性和信號完整性，重點是抖動的測量。

　　為了確定高速串行收發(fā)器的特性，Altera工程師設(shè)計了七種類型的特性板（表1）。采用這些電路板，工程師能夠使用到FPGA的所有管腳，包括需要為器件各個子系統(tǒng)提供電源的電源腳。

表1.用于StratixIV的特性板

　　有些功能出現(xiàn)在不止一塊電路板上，尤其是功率完整性，因為功率會影響到一個器件的方方面面。另外，如果Chow不信任某塊電路板測得的結(jié)果，他可以讓一名工程師用另一塊板作重復(fù)測試。

　　一塊能做功率完整性的特性板為FPGA核心、I/O信號、PLL、差分時鐘和高速串行收發(fā)器提供一個PDN（功率分配網(wǎng)絡(luò)）。圖1表示了一塊特性板，工程師用它確定功率完整性和收發(fā)器信號完整性。（此為表1中的1號板）。

圖1.一塊StratixIV信號完整性特性板包含提供對FPGA高速I/O端口接入的SMA連接器

　　圖2是測試I/O端口信號完整性和功率完整性的一個典型配置。信號發(fā)生器和示波器等測試儀器連接到StratixIV特性板上，提供激勵與測量功能。

圖2.這是典型的測試設(shè)置，顯示了用于測試StratixIV上I/O端口信號完整性和功率完整性的儀器。特性板為工程師提供接入StratixIV及其收發(fā)器的方法。

　　為什么一個特性板需要每個FPGA功能的獨立PDN輸入。根據(jù)客戶的應(yīng)用與需求，F(xiàn)PGA可能以最佳性能運行，所有電源層都互相隔離，但這樣做并非總有經(jīng)濟可行性。我們必須向客戶推薦，F(xiàn)PGA哪些部分可以共享電源資源。希望了解電源資源的何種組合可以影響到信號完整性。

　　工程師們在用StratixIV作設(shè)計時可能需要將電源與器件收發(fā)器緩沖和PLL隔離開來。Chow指出："如果電源上有太多動作，就不能永遠共享一個電源。電源結(jié)構(gòu)對客戶應(yīng)用和需求有很深的依賴；我們的工作是找到不同電源結(jié)構(gòu)之間的折衷。"

　　Altera工程師還確定了StratixIV器件在更寬DC電壓范圍內(nèi)的特性，其范圍寬于公司對客戶的建議范圍。他們在0.9V至1.4V電壓下測試收發(fā)器，而后公布的建議范圍為1.15V至1.25V,他們還對廣泛溫度范圍和各種半導(dǎo)體工藝角落測試了StratixIV.

　　信號完整性在串行鏈路中很重要。Altera信號完整性特性板的制造采用了工程師們能找到的最精密PCB材料和SMA連接器。為什么要這么做？因為他們必須盡可能減小走線和連接器可能增加的電壓損耗和抖動，這樣結(jié)果才能代表器件的固有特性。注意圖1中SMA至FPGA的距離變化。工程師們用最短走線的SMA連接器，在無電力線噪聲環(huán)境下測試收發(fā)器，盡可能減少了信號的退化問題。

　　在一個寧靜無擾的環(huán)境下作測試，Altera工程師能了解到一個器件的最好性能水平，但提供的不是真實性能數(shù)據(jù)?？蛻羰褂闷骷诵摹⑦壿嫼虸/O部分的方式影響著收發(fā)器的性能，尤其是在高數(shù)據(jù)速率下。因此，Altera工程師們必須確定器件在各種工作配置下的性能。

　　開始時，公司的特性描述工程師并沒有簡單地去使用每個門和I/O腳。那是一種不切實際的方法，因為沒有客戶會用到一片F(xiàn)PGA中的每只晶體管。每個客戶使用FPGA的方法都不相同。所以，我們會從客戶獲得樣品設(shè)計，了解他們使用我們器件的方式

　　收發(fā)器運行以后，工程師們就開始檢查FPGA的I/O腳，同時查看其對PDN和信號完整性的影響。然后，他們接通核心與邏輯部分的電源，并檢查收發(fā)器的信號。工程師每接通器件一部分的電源，就檢查一次功率完整性，查看噪聲和電壓驟降情況，它們對PLL和信號抖動都有很深刻的影響。

　　Chow工作的核心就是研究抖動，以及確定其特性。他說："十年前，我們不知道今天所理解的抖動。我們不知道TJ（總抖動）、RJ（隨機抖動）、DJ（確定性抖動）、PJ（周期抖動）或ISI（符號間干擾）。隨著FibreChannel和XAUI的實用，我們開始了解抖動。MikePengLi第一個懂得，當你規(guī)定BER時，只有TJ起作用。"

　　為了測量抖動，Chow和其它Altera的工程師采用了一系列儀器，如來自Agilent技術(shù)公司、LeCroy公司和Tektronix公司的實時示波器與采樣示波器。在實驗室中，工程師還使用Agilent公司的頻譜分析儀和Agilent公司與SynthesysResearch公司的BERT（誤碼率測試儀）。

　　他指出，示波器是在時域測量抖動，頻譜分析儀是在頻域，而BERT使用數(shù)字域。Chow用頻譜分析儀查看PJ,因為這個抖動分量包含有頻率，這種儀器可以很容易顯示它。他還喜歡用頻譜分析儀測量RJ,因為它能測量相位噪聲，并將結(jié)果轉(zhuǎn)換為RJ.頻譜分析儀還有低的噪聲背景，最低為-160dBm,Chow喜歡用它在一個特定帶寬下測量RJ.

　　"RJ正在越變越小",他說，并指出針對SFP和SFP+收發(fā)模塊的標準都規(guī)定了約800fs的噪聲。"對StratixIV器件，客戶一般可以預(yù)期RJ值在600fs和700fs之間。在實驗室中，我們能夠測量低至400fs的RJ.很少有儀器能測量低于1ps的RJ.實時示波器才可以到這么低。"圖3顯示了一臺采樣示波器上的RJ和PJ,其中RJ=566fs.

圖3.在10.3Gbps時，StratixIV的一個串行I/O端口實現(xiàn)了566fs的RJ（隨機抖動）。感謝Altera公司供圖。

　　Chow用一臺實時或采樣示波器測量DJ、RJ、PJ和ISI.他用一臺10–12BER的BERT測量TJ.如果所有抖動測量都正確完成，各抖動分量應(yīng)近似等于TJ.

　　有些時候抖動分量與TJ并不相符。這些矛盾性有時候來源于儀器，這就是為什么我們必須知道每臺儀器如何得到抖動結(jié)果，包括硬件限制、軟件實現(xiàn)、算法和抖動理論。這么做是因為每臺儀器都是看到大象的不同部位。當抖動分量不相符時，Chow和他的團隊會復(fù)核他們的測量過程，可能要用不同的示波器或時鐘恢復(fù)系統(tǒng)再作嘗試。

　　Chow可能要更換示波器，再作測量，因為當數(shù)據(jù)速率增加到8Gbps、10Gbps和11.3Gbps時，每種速率得到的結(jié)果都不相同。他表示，10年前也遇到過相同的問題，但時至今日，示波器制造商已經(jīng)改進了自己的儀器，在數(shù)據(jù)速率高達5Gbps時，抖動值的差別可以在10%內(nèi)（參考文獻2）。在更高數(shù)據(jù)速率下，Chow看到不同制造商之間的差別在增加。

　　Chow提出了差別的原因：較小的UI,它產(chǎn)生較小的抖動裕度，以及更快的上升與下降時間。Chow說："儀器制造商不斷告誡我們在測量中需要更多帶寬。有些廠家建議說我們需要50GHz的采樣示波器模塊，根據(jù)經(jīng)驗法則，我們需要五倍于數(shù)據(jù)速率的帶寬。"但Chow懷疑是否真正能在自己的示波器上看到一個10GHz信號。因為PCB走線和連接器都會減緩一個信號的躍變時間。他指出："并且設(shè)備還非常昂貴。我們的工作是發(fā)現(xiàn)要推動的測量標準，以及真正需要哪種設(shè)備。"

　　盡管Altera擁有了最新的測試設(shè)備，但客戶一般卻不會有?？蛻魰L試驗證StratixIV的規(guī)格，但他們可能缺乏必要的設(shè)備。因此，Chow和他的工程師們必須培訓(xùn)現(xiàn)場應(yīng)用工程師，告訴他們?nèi)绾握_地完成測量。他曾收到現(xiàn)場報告，說客戶用于測量StratixIV抖動性能的示波器沒有足夠低的背景噪聲。客戶會聲稱他們得不到與Altera一致的抖動測量結(jié)果；現(xiàn)場工程師必須解釋說這個問題出在測試設(shè)備或測試設(shè)置，而不是器件上。

參考文獻:

[1].PCBdatasheethttp://www.dzsc.com/datasheet/PCB_1201640.html.
[2].SMAdatasheethttp://www.dzsc.com/datasheet/SMA_1054310.html.
[3].SFPdatasheethttp://www.dzsc.com/datasheet/SFP_2043396.html.