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          衛(wèi)星通信系統(tǒng)誤碼率測試

          作者: 時間:2017-01-04 來源:網(wǎng)絡(luò) 收藏
          1.必要性分析

          現(xiàn)代通訊中數(shù)據(jù)通訊越來越重要,評估誤碼率是評判傳輸系統(tǒng)性能的最終標準。誤碼率的測試都是作為一個系統(tǒng)指標主要集中在基帶信源碼的測試。隨著系統(tǒng)集成度的復(fù)雜性增加,系統(tǒng)功能劃分細化導(dǎo)致了在分機系統(tǒng)中也需要進行誤碼率的測試。接收機,發(fā)射機的誤碼測試已經(jīng)越來越多的出現(xiàn)在我們面前。而誤碼率測試系統(tǒng)所面對的信號已經(jīng)由傳統(tǒng)的信源信號轉(zhuǎn)變?yōu)槟M的中頻信號,甚至是射頻信號。

          本文引用地址:http://www.ex-cimer.com/article/201701/335987.htm

          2.平臺的組成框圖

          系統(tǒng)組成:81250誤碼率分析系統(tǒng)。

          如圖1,測試系統(tǒng)由安捷倫ParBERT 81250A 并行誤碼測試系統(tǒng)構(gòu)成。ParBERT 81250A 并行誤碼測試系統(tǒng)采用VXI模塊化構(gòu)架,為了滿足用戶不同的測試需求,以及增強系統(tǒng)配置擴展升級的靈活性,系統(tǒng)硬件劃分為前端、數(shù)據(jù)模塊、時鐘模塊、主機箱,系統(tǒng)控制計算機組成(如下圖所示)。前端決定了數(shù)據(jù)端口的特性(碼型發(fā)生器/誤碼分析器)能力,而數(shù)據(jù)模塊作為小的機架,承載前端并最終實現(xiàn)其(碼型發(fā)生器/誤碼分析器)功能。這樣,數(shù)據(jù)模塊就能夠?qū)?shù)據(jù)碼形(包括用戶自定義數(shù)據(jù)文件,標準PRBS/PRWS)進行生成、排序和分析。所有數(shù)據(jù)模塊需要至少一個時鐘模塊驅(qū)動,才可以產(chǎn)生/分析相應(yīng)速率的數(shù)據(jù),其作用是產(chǎn)生儀器的公用系統(tǒng)時鐘或頻率。

          3.平臺的功能特點

          可測試復(fù)雜的具有多通道,多種頻率的設(shè)備,例如完成數(shù)字視頻多路復(fù)用器/解復(fù)用器(并串轉(zhuǎn)換器/串并轉(zhuǎn)換器)電路測試,可利用一個通道向被測設(shè)備提供/接收控制信號,并可對來自被測設(shè)備的控制信號作出響應(yīng)可測試多種邏輯電平,如預(yù)設(shè)CML、LVDS、ECL、PECL、SSTL-2等電平。而且用戶可以自定義邏輯電平。

          可生成包含基于存儲器的數(shù)據(jù)和、或PRBS并支持生成具有報頭和凈荷的數(shù)據(jù)包。利用嵌套循環(huán),原則上可以生成任何長度數(shù)據(jù)包。例外可以通過捕獲數(shù)據(jù)直接生成測試數(shù)據(jù)包。

          在測試過程中,可以自動將預(yù)期數(shù)據(jù)與輸入數(shù)據(jù)進行對準,無須以手工方式找到正確的采樣點,故可節(jié)省時間,一般僅需100ms如果終端上的誤碼率超過了再同步誤碼率的門限,則測量自動實現(xiàn)再同步在改變分析儀時延設(shè)置時測量連續(xù)進行抖動模擬,用于抖動容限測試

          4.儀器的性能參數(shù)

          81250誤碼率測試平臺主要指標

          項目

          675 Mb/s平臺

          數(shù)據(jù)率

          333.3 Kb/s~675 Mb/s

          通道數(shù)

          4(2發(fā)2收)

          輸入/輸出

          Differential和single ended

          輸出數(shù)據(jù)

          PRBS/PRWS/ 2 MB memory

          碼型格式

          DNRZ, RZ, R1

          輸出幅度/分辨率

          0.1V~3.5V/10mV

          可變上升/下降時間范圍

          0.5~4.5ns

          抖動

          數(shù)據(jù)模式:<100ps(峰值)(80ps典型值)

          時鐘模式:8ps(RMS,典型值)

          輸出通道加

          XOR或模擬

          輸入靈敏度

          差分:50mv

          單端:100mv

          輸入電壓范圍

          0~+5v和-2~+3v

          理想輸入信號的相位容限

          >1UI~100ps

          數(shù)字電平

          TTL, (P)ECL, LVDS

          5.平臺的配置

          81250A: 并行誤碼分析儀系統(tǒng)
          81250 #013 IEEE 1394 PC link to VXI
          81250 #149 E8403A (VXI 13 slot mainFrame)
          E4857A Control software.
          E4805B*1 2.7GHz Central Clock Module
          E4832A*1 675Mb/s Gen./An. Module
          E4838A*2 675Mb/s Generator Front End
          E4835A*1 675Mb/s Analyzer Front End



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