一種2Gsps數(shù)字示波器數(shù)據(jù)采集系統(tǒng)的設(shè)計
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本文采用ADC+高頻時鐘電路+FPGA+DSP的結(jié)構(gòu)模式，設(shè)計了一種實時采樣率為2 Gsps的數(shù)字存儲示波器數(shù)據(jù)采集系統(tǒng)，為國內(nèi)高速高分辨率的數(shù)據(jù)采集系統(tǒng)的研制提供了一個參考方案。
1 關(guān)鍵器件選擇
DSO數(shù)據(jù)采集系統(tǒng)的主要技術(shù)指標(biāo)：a)雙輸入通道同時工作，每通道最高實時采樣率達(dá)到2 Gsps；b)垂直分辨率8 bit；c)存儲深度：8 MB／CH。整個系統(tǒng)的關(guān)鍵器件包括ADC、高頻時鐘芯片、FPGA、DSP、SRAM。通過對目標(biāo)系統(tǒng)主要技術(shù)指標(biāo)的分析，結(jié)合數(shù)字存儲示波器的應(yīng)用特性，選擇了以下一系列器件。
數(shù)據(jù)采集系統(tǒng)要求達(dá)到的最高實時采樣率為2 Gsps，同時考慮目標(biāo)系統(tǒng)所要求的垂直分辨率、數(shù)據(jù)輸出格式，另外兼顧示波器的模擬帶寬以及器件的購買渠道和性價比，選擇了Atmel公司的AT84AD001。AT84AD001是雙通道ADC，每一通道具有1 Gsps的實時采樣率，在交錯模式下雙路ADC并行采樣可以達(dá)到2 Gsps的實時采樣率。其分辨率為8 bit，數(shù)據(jù)輸出格式是LVDS(Low Voltage Differential Signaling)，具有1：1數(shù)據(jù)輸出或1：2數(shù)據(jù)輸出模式可選，此外，全功率輸人帶寬(-3 dB)為1．5 GHz，差分電壓輸入范圍為500 mVVpp。
此外，重要的一點，AT84AD001還具有FISDA(Fine Sampling Delay Adjustment on Channel Q)功能，通過調(diào)整Q通道的采樣時刻，有效地避免了因為采樣時鐘的占空比不等于50％而造成的誤差，保證了采樣精度。
高速高精度的ADC對采樣時鐘的精度要求非常高，時鐘電路一般的設(shè)計方法是直接利用FPGA內(nèi)部的鎖相環(huán)倍頻電路產(chǎn)生，但是目標(biāo)系統(tǒng)要求采樣時鐘頻率達(dá)到1 GHz，而目前Altera和Xilinx公司的高端FPGA其I／O輸出頻率最高只能達(dá)到800MHz。經(jīng)過綜合評價，最終選定了美國NS公司的高頻時鐘芯片LMX2531LQ1910E。其輸出低段頻率為917 MHz～1 014 MHz，滿足設(shè)計要求，此外，LMX2531具有非常低的抖動和相位噪聲。而且還集成了低噪聲、高性能的低壓差線性穩(wěn)壓器LDO(Low Drop Out regulator)元件，使電路的抗干擾性和穩(wěn)定性得到了提高。
FPGA的可編程性以及豐富的內(nèi)部邏輯資源和外部I／O資源，用來作為數(shù)字存儲示波器數(shù)據(jù)采集與控制系統(tǒng)。特別地，單片AT84AD001量化輸出是16路1 Gbps速率、LVDS格式的差分?jǐn)?shù)據(jù)，目標(biāo)系統(tǒng)雙輸入通道同時工作，這就要求FPGA具有32個能支持1 Gbps的差分I／O，利用高速I／O將數(shù)據(jù)接收并存儲。由此，選擇了Altera公司的Stratix II EP2S60F1020C4，該FPGA最多可以支持多達(dá)84個1 Gbps的差分通道，并且增加了源同步通道的動態(tài)相位對準(zhǔn)電路，為高速數(shù)據(jù)的接受提供了有力的支持。
在示波器的高速數(shù)據(jù)采集系統(tǒng)中，需要對采集到的數(shù)據(jù)進(jìn)行大量實時性的運算和處理，綜合考慮市面上的各款處理器，選擇ADI公司的DSP芯片Blackfin561作為嵌入式計算系統(tǒng)。Blackfin561主頻最高可達(dá)750 MHz，其內(nèi)核包含2個16位乘加器MAC(Multiplier and Accumulator)、2個40位累加器ALU、1個40位移位器、100KB的片內(nèi)L1存儲器以及128 KB的片內(nèi)L2存儲器SRAM，同時具有動態(tài)電源管理功能。此外，Blackfin處理器還包括豐富的外設(shè)接口，滿足設(shè)計的需要。
本文設(shè)計的數(shù)字存儲示波器的存儲深度要求達(dá)到每通道8 MB，而FPGA芯片Stratix II EP2S60F1020C4的片內(nèi)存儲單元總共只有552 KB，所以，必須采用片外存儲器作為采集RAM來存儲量化后的波形數(shù)據(jù)，經(jīng)過綜合考慮，選用美國賽普拉斯公司的SRAM芯片CY7C1440AV33。
2 系統(tǒng)結(jié)構(gòu)
本文設(shè)計的數(shù)據(jù)采集系統(tǒng)采用ADC+高速時鐘電路+FPGA+SRAM+DSP的結(jié)構(gòu)模式，其系統(tǒng)結(jié)構(gòu)如圖1所示。通道1、通道2均采用一片最高實時采樣率為2 Gsps的AT84AD001作為模數(shù)轉(zhuǎn)換器完成對模擬輸入信號的量化，高頻時鐘電路用來產(chǎn)生整個數(shù)據(jù)采集系統(tǒng)所需要的工作時鐘，F(xiàn)PGA用來完成采樣數(shù)據(jù)的接收，并且實現(xiàn)FPGA與DSP的接口電路；SRAM作為數(shù)據(jù)采集系統(tǒng)的采集RAM，完成將量化后的波形數(shù)據(jù)緩存；DSP作為數(shù)據(jù)采集系統(tǒng)的主控機，完成對采集電路的控制和接收采集電路采集的數(shù)據(jù)，并對采樣數(shù)據(jù)進(jìn)行處理、分析和顯示。
3 硬件設(shè)計
3．1 目標(biāo)系統(tǒng)高速時鐘電路的設(shè)計
通過LMX2531的標(biāo)準(zhǔn)的三線串行接口(CLK，DATA，LE)對其編程，以控制LMX2531能夠輸出期望的頻率。時鐘輸出頻率大小的計算公式為：
fout=N×(OSCin/R) (1)
其中，N=Ninteger+Nfractional(包括整數(shù)和小數(shù)兩部分)，Ninteger的值即為Ⅳ分頻器的值，Nfractional的值包括NUM和DEN兩部分的值，R代表R分頻器的值，OSCin為參考時鐘輸入值。R分頻器的值可以由用戶在1，2，4,8，16,32中任選一個，而且參考時鐘輸入OSCin和輸出頻率fout也是用戶自己決定的。根據(jù)設(shè)計要求，確定各個寄存器的具體取值，將計算好的數(shù)據(jù)寫入芯片內(nèi)的11個24位控制寄存器，從而得到ADC需要的1 GHz的時鐘。
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