開放式FPGA可增加測試的靈活性
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閉環(huán)測試：功放
在無線通信系統(tǒng)中，信號在發(fā)往天線之前需要用功放IC增加信號的強度。功放的性能規(guī)格通常是在特定的輸出功率電平點定義的。因此當(dāng)功放工作在這個輸出功率電平時對它們進(jìn)行測試就顯得非常重要。然而，功放的增益一般只是粗略的知道(比如±3dB)，而且在器件工作范圍內(nèi)是非線性的。你越接近最大輸出功率，增益就越低?；谶@些理由，在開展任何性能測試之間你必須首先“調(diào)測”放大器的輸出。調(diào)測輸出經(jīng)常被稱為功率電平調(diào)整或功率伺服調(diào)整?；驹硎钦{(diào)整放大器的輸入功率，直到你測得正確的輸出功率。
測量功放的傳統(tǒng)測試裝置見圖3所示。矢量信號發(fā)生器(VSG)產(chǎn)生一個激勵波形給待測設(shè)備。功率計確保待測設(shè)備輸出正確的功率電平。最后由矢量信號分析義(VSA)測量待測設(shè)備的性能——如誤差矢量幅度(EVM)或相鄰?fù)ǖ拦β?ACP)。實際操作中需要針對各種中心頻率和功率電平重復(fù)這些測量。
圖3：用于測量功放輸出的傳統(tǒng)測試裝置包含有矢量信號發(fā)生器、矢量信號分析儀和功率計。
必須針對每個想要測試的中心頻率和功率電平調(diào)測功放的輸出功率。調(diào)測過程一般遵循以下這些步驟：
● 根據(jù)估計的待測設(shè)備增益選取一個起始的矢量信號發(fā)生器功率電平
● 設(shè)置矢量信號發(fā)生器的功率電平
● 等待矢量信號發(fā)生器穩(wěn)定工作
● 等待待測設(shè)備穩(wěn)定工作
● 用功率計進(jìn)行測量
如果功率在正確的范圍內(nèi)，退出。如果不在范圍內(nèi)，計算新的矢量信號發(fā)生器功率電平，回到步驟2重新開始
整個調(diào)測過程可能要花幾百毫秒到幾秒的時間，具體取決于待測設(shè)備類型、要求的精度以及使用的儀器。調(diào)測過程完成后就可以用矢量信號分析儀開展性能測量了。
圖4顯示了使用傳統(tǒng)方法將待測設(shè)備樣品輸出調(diào)整到平均輸出功率為28dBm的過程。如果功率放大器的增益是線性的，并且符合數(shù)據(jù)手冊中規(guī)定的典型增益，那么矢量信號發(fā)生器產(chǎn)生的第一個點就將產(chǎn)生28dBm的輸出功率。然而放大器的實測輸出功率只有26.5dBm，這就表明了功放典型增益指標(biāo)的不精確性。隨后調(diào)整矢量信號發(fā)生器的輸出功率，由矢量信號分析儀捕獲另外一個輸出功率點。這次平均功率是27.6dBm，從中可以看出放大器增益響應(yīng)的壓縮過程。總之花了7步、大約150ms的時間才使放大器的輸出達(dá)到想要的功率值。在這個例子中，待測設(shè)備的穩(wěn)定時間是每步10ms。但不同待測設(shè)備的穩(wěn)定時間是不同的，它將顯著影響總的調(diào)測時間。
圖4：傳統(tǒng)的功放輸出調(diào)測方法表明功率電平是漸次增加的。
矢量信號收發(fā)器(VST)是將矢量信號發(fā)生器、矢量信號分析儀和FPGA整合在一起的一種儀器。這種組合可以讓你將功率調(diào)測算法轉(zhuǎn)移到硬件中實現(xiàn)。即使沒有圖5中的功率計，你通常也可以執(zhí)行系統(tǒng)校準(zhǔn)步驟將功率計精度轉(zhuǎn)嫁給矢量信號分析儀。
圖5：矢量信號收發(fā)器將信號發(fā)生器、信號分析儀和FPGA整合在一起。
調(diào)測功放輸出功率的步驟與傳統(tǒng)方法是類似的，只不過調(diào)測環(huán)路在開放式FPGA中執(zhí)行。在FPGA中執(zhí)行環(huán)路可以顯著縮短每次調(diào)整所需的時間。
通過使用開放式FPGA和硬件并在FPGA上實現(xiàn)控制環(huán)路，調(diào)測待測設(shè)備輸出功率的時間將遠(yuǎn)遠(yuǎn)小于在主機電腦上執(zhí)行控制環(huán)路的時間。對于本例中的待測設(shè)備來說，調(diào)測過程只用了5ms，而傳統(tǒng)方法需要150ms。需要注意的是，基于硬件的方法所需的步驟數(shù)比傳統(tǒng)方法多一步。但調(diào)測過程所需的總時間卻明顯減少。與圖4相比，圖6中的前幾個步驟完成得很快(平均時間較短)，然后點的間隔越來越大，因為調(diào)測環(huán)路正在收斂。
圖6：使用基于硬件的調(diào)測方法后，功率電平上升的時間要短于傳統(tǒng)方法。
信號處理
用戶可編程FPGA最有用的應(yīng)用之一是在儀器上減少必須傳回主機進(jìn)行后處理的數(shù)據(jù)量，從而釋放通信總線用于其它數(shù)據(jù)傳輸，同時減少CPU的負(fù)擔(dān)。用于這方面的常見方法包括復(fù)雜觸發(fā)、濾波、峰值檢測或?qū)Σ东@的數(shù)據(jù)集執(zhí)行快速傅里葉變換(FFT)。
例如在圖7中你可以看到有4個待測設(shè)備需要并行測試的應(yīng)用。模數(shù)轉(zhuǎn)換器(ADC)將樣本傳送給FPGA，但直到定制觸發(fā)器啟動捕獲命令后數(shù)據(jù)才被捕獲。在捕獲數(shù)據(jù)時，F(xiàn)PGA會實時平均測量結(jié)果，然后將它們連續(xù)進(jìn)行記錄。然后在測量無雜散動態(tài)范圍(SFDR)、信噪比(SNR)和信號噪聲與失真比(SINAD)之前對記錄進(jìn)行快速傅里葉變換。這些結(jié)果只是來自ADC的的輸入信號數(shù)據(jù)的一部分，接下來將通過直接存儲器訪問先入先出緩沖機制(DMA FIFO)上傳給主機。
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