生物電阻抗測(cè)量系統(tǒng)中弱信號(hào)檢測(cè)技術(shù)研究--弱信號(hào)檢測(cè)調(diào)理單元設(shè)計(jì)與實(shí)現(xiàn)

PGA870的增益控制實(shí)現(xiàn)方式如表4.4所示，表中未列出全部控制組合，其增益按B0至B5變化組合以0.5dB步進(jìn)。

4.2.4 ADC前端共模抑制模塊

4.2.4.1 ADC前端電路

生物電阻抗測(cè)量系統(tǒng)中，信號(hào)采集的是直流信號(hào)，對(duì)于這種信號(hào)，不能用阻容耦合或變壓器耦合的方式，宜采用直接耦合放大電路但存在零點(diǎn)漂移。所謂零點(diǎn)漂移是指當(dāng)輸人信號(hào)為零時(shí)，在放大器的輸出端出現(xiàn)一個(gè)變化不定的輸出信號(hào)的現(xiàn)象，簡稱零漂。前級(jí)的漂移被后級(jí)放大，因此嚴(yán)重干擾正常信號(hào)，級(jí)數(shù)越多，漂移越嚴(yán)重，甚至使放大器不能正常工作。在電路結(jié)構(gòu)上，采用差分電路是目前應(yīng)用最廣泛的能有效抑制零漂的方法。

差分放大電路又叫差分電路，它能有效的減小由于電源波動(dòng)和晶體管引起的零點(diǎn)漂移，因而獲得廣泛的應(yīng)用。

差分電路的輸入端有兩個(gè)信號(hào)的輸入，這兩個(gè)信號(hào)的差值，為電路有效輸入信號(hào)，電路的輸出是對(duì)這兩個(gè)輸入信號(hào)之差的放大。設(shè)想這樣一種情景，如果存在干擾信號(hào)，會(huì)對(duì)兩個(gè)輸入信號(hào)產(chǎn)生相同的干擾，通過二者之差，干擾信號(hào)的有效輸入為零，這就達(dá)到了抗共模干擾的目的。

差分放大電路的特點(diǎn)：

1.由兩個(gè)完全對(duì)稱的共射電路組合而成。
2.電路采用正負(fù)雙電源供電。
3.極強(qiáng)的共模抑制能力。

4.2.4.2共模抑制比

為了說明差分放大電路抑制共模信號(hào)的能力，常用共模抑制比作為一項(xiàng)技術(shù)指標(biāo)來衡量，其定義為放大器對(duì)差模信號(hào)的電壓放大倍數(shù)Aud與對(duì)共模信號(hào)的電壓放大倍數(shù)Auc之比，稱為共模抑制比，英文全稱是Common Mode Rejection Ratio，因此一般用簡寫CMRR來表示。

差模信號(hào)電壓放大倍數(shù)Aud越大，共模信號(hào)電壓放大倍數(shù)Auc越小，則CMRR越大。此時(shí)差分放大電路抑制共模信號(hào)的能力越強(qiáng)，放大器的性能越好。當(dāng)差分放大電路完全對(duì)稱時(shí)，共模信號(hào)電壓放大倍數(shù)Auc=0，則共模抑制比CCMR→∞，這是理想情況，實(shí)際上電路完全對(duì)稱是不存在的，共模抑制比也不可能趨于無窮大。

本文采用電路完全對(duì)稱的差分電路以做到阻抗匹配和ADC前端調(diào)理，如圖4.8所示：

圖中芯片仍為PGA870可變?cè)鲆娣糯笃?，其輸出方式為全差分的，能有效的抑制環(huán)境中的共模干擾，其CMRR可達(dá)到76db，PGA870的輸出端采用RC網(wǎng)絡(luò)進(jìn)行信號(hào)的端接，能有效的減小信號(hào)的反射，并采用交流耦合的方式將信號(hào)傳送至后端ADC芯片。圖中信號(hào)線ADC_VCM提供差分信號(hào)合適的直流偏置，在信號(hào)線ADC_IN2+和ADC_IN2-上串接5歐姆的電阻來減小反射過沖電流的大小。

4.3時(shí)鐘模塊設(shè)計(jì)

4.3.1時(shí)鐘電路設(shè)計(jì)分析

時(shí)鐘對(duì)于高速ADC系統(tǒng)而言尤其關(guān)鍵，這是因?yàn)闀r(shí)鐘信號(hào)的時(shí)序準(zhǔn)確性可以直接影響ADC的動(dòng)態(tài)特性。理想的時(shí)鐘源是不會(huì)抖動(dòng)的，因此ADC可以精確的在每個(gè)固定的時(shí)間間隔進(jìn)行采集，但是實(shí)際電路中各種不確定的因素都會(huì)造成時(shí)鐘的抖動(dòng)。如圖4.9所示，這種時(shí)序的不確定性帶來的結(jié)果是采樣波形出現(xiàn)一個(gè)為eΔV的誤差電壓，這相當(dāng)于在原信號(hào)上引入了新的噪聲，從而ADC的信噪比會(huì)受到數(shù)據(jù)轉(zhuǎn)換過程的影響。

這種噪聲反映在ADC的信噪比上就形成了如圖4.10所示曲線，隨著采樣頻率的提高，時(shí)鐘抖動(dòng)對(duì)于系統(tǒng)信噪比的影響越來越大，而同一頻率時(shí)，高的時(shí)鐘抖動(dòng)也比低的時(shí)鐘抖動(dòng)給系統(tǒng)帶來更多的誤差。

下表4.5是常用的一些器件，在很多設(shè)計(jì)中傾向于直接由數(shù)字器件（FPGA，MCU，DSP）產(chǎn)生一個(gè)時(shí)鐘來作為ADC的采樣時(shí)鐘，這也是為什么ADC精度總是達(dá)不到手冊(cè)上描述的指標(biāo)的原因，時(shí)鐘因素制約了系統(tǒng)性能的提高。

典型的高速ADC使用兩個(gè)時(shí)鐘脈沖邊沿引起各種各樣的內(nèi)部時(shí)間信號(hào)，并且可能影響到敏感的時(shí)鐘占空比。通常，為了維護(hù)動(dòng)態(tài)性能特征需要容忍5%時(shí)間占空比。

AD9216為每個(gè)通道提供分開的時(shí)鐘輸入。最好的方案是兩個(gè)通道的時(shí)鐘工作在相同的頻率和相位上。兩個(gè)通道的時(shí)鐘異步時(shí)可能使每個(gè)通道轉(zhuǎn)換性能有所下降。在某些應(yīng)用中，相鄰兩通道之間存在時(shí)鐘偏差是可以允許的，AD9216當(dāng)分開的時(shí)鐘存在輸入偏差時(shí)（典型值±1ns）不會(huì)有重大性能退化，本系統(tǒng)中的AD9216的每個(gè)通道都選擇相同頻率和相位的時(shí)鐘。

根據(jù)抖動(dòng)和ADC信噪比的關(guān)系：

其中，Tσ表示總抖動(dòng)，clkσ表示采樣時(shí)鐘的抖動(dòng)，apertureσ表示ADC的孔徑抖動(dòng)，in f代表輸入信號(hào)頻率。

采樣時(shí)鐘的抖動(dòng)和信噪比的關(guān)系可有下述公式導(dǎo)出：

所以一個(gè)高質(zhì)量的時(shí)鐘源是保證ADC系統(tǒng)精確的關(guān)鍵。在器件的選擇上尤其要關(guān)注芯片引入的抖動(dòng)，因此要得到較高的信噪比就要選用抖動(dòng)較小的時(shí)鐘源。下面介紹幾種常用的ADC時(shí)鐘設(shè)計(jì)方案：