基于正交矢量放大的MRS信號采集模塊設計---- 采集模塊硬件設計(二)

4.3鎖相環(huán)電路

4.3.1倍頻電路設計思路

CPLD的FLASH中存儲的正弦波的一個周期用256個點來輸出，而正弦波的頻率要求是在1300Hz～3000Hz范圍內可調，步長為0.1Hz.這就要求FLASH模塊的時鐘頻率在333KHz～768KHz范圍內按步長25.6Hz可調。CPLD用的外部晶振為125MHz，如果這個時鐘頻率由CPLD分頻產生，不能達到設計要求。但是CPLD可以實現頻率在1300Hz～3000Hz范圍內按步長0.1Hz可調，再把這個頻率進行256倍頻就可以達到設計要求了。

4.3.2鎖相環(huán)電路芯片選擇

利用鎖相環(huán)可以實現非常穩(wěn)定的倍頻電路。鎖相環(huán)是一個相位負反饋的閉合環(huán)路，其頻率跟蹤原理圖如圖4.10所示.

鎖相環(huán)是由相位比較器（也稱鑒相器）、低通濾波器LPF和壓控振蕩器VCO三個環(huán)路部件組成的一個反饋控制系統。相位比較器（也稱鑒相器）對基準輸入信號和壓控振蕩器引入的信號進行比較，當基準信號和壓控振蕩器信號頻率與相位相同時，鑒相器的輸出為零；當兩信號的頻率和相位不同時，鑒相器的輸出就產生一個誤差電壓，這個誤差電壓經過濾波環(huán)節(jié)，控制壓控振蕩器，使其輸出頻率和相位與輸入信號的頻率和相位絕對匹配，鎖相環(huán)路既實現了“鎖相”。

將壓控振蕩器輸出信號經過N分頻后再輸入到相位比較器中，那么鎖相環(huán)鎖定后壓控振蕩器輸出的信號頻率就是基準信號頻率的N倍，這就是鎖相環(huán)實現倍頻電路的原理，如圖4.11所示。

現在常使用集成電路鎖相環(huán)74HC4046，它的內部電路框圖如圖4.12所示。

主要由相位比較器Ⅰ、Ⅱ、壓控振蕩器（VCO）、線性放大器、源跟隨器、整形電路等部分構成。比較器Ⅰ采用異或門結構，當兩個輸人端信號Ui、Uo的電平狀態(tài)相異時（即一個高電平，一個為低電平），輸出端信號UΨ為高電平；反之，Ui、Uo電平狀態(tài)相同時（即兩個均為高，或均為低電平），U_Ψ輸出為低電平。當Ui、Uo的相位差Δφ在0°-180°范圍內變化時，U_Ψ的脈沖寬度m亦隨之改變，即占空比亦在改變。從比較器Ⅰ的輸入和輸出信號的波形（如圖4.13所示）可知，其輸出信號的頻率等于輸入信號頻率的兩倍，并且與兩個輸入信號之間的中心頻率保持90°相移。對相位比較器Ⅰ，它要求Ui、Uo的占空比均為50%（即方波），這樣才能使鎖定范圍為最大。本設計中要產生的時鐘頻率為占空比為50%的方波，所以使用相位比較器Ⅰ.

74HC4046鎖相環(huán)采用的是RC型壓控振蕩器，必須外接電容C1和電阻R1作為充放電元件。當PLL對跟蹤的輸入信號的頻率寬度有要求時還需要外接電阻R2.由于VCO是一個電流控制振蕩器，對定時電容C1的充電電流與從9腳輸入的控制電壓成正比，使VCO的振蕩頻率亦正比于該控制電壓。當VCO控制電壓為0時，其輸出頻率最低；當輸入控制電壓等于電源電壓VDD時，輸出頻率則線性地增大到最高輸出頻率。VCO振蕩頻率的范圍由R1、R2和C1決定。由于它的充電和放電都由同一個電容C1完成，故它的輸出波形是對稱方波。