為何說嵌入式FPGA改變了芯片和SoC的未來設(shè)計方式

　　芯片設(shè)計人員今天面臨的最關(guān)鍵的問題之一是在設(shè)計過程中實時重新配置RTL，甚至在系統(tǒng)中也是如此。不幸的是，芯片設(shè)計人員無法及時知道是否必須這樣做。在這一點上，任何變化都會花費數(shù)百萬美元，并將項目推遲數(shù)月。

　　有了嵌入式FPGA，這個問題便解決了。芯片設(shè)計人員在開展項目時，會知道他們在項目期間擁有隨時更改RTL的靈活性，這是前所未有的。

　　因為嵌入式FPGA是一種新技術(shù)，在開始介紹之前，我們要將其與已經(jīng)存在了幾十年的標準FPGA之間的差別說出來。從根本上講，嵌入式FPGA是一個IP block，允許將完整的FPGA集成到SoC或任意類型的集成電路中。正如RAM，SERDES，PLL以及處理器一樣，從單獨的芯片轉(zhuǎn)變成常規(guī)的IP block。FPGA現(xiàn)在也是一個IP區(qū)塊。

　　FPGA在可編程互連結(jié)構(gòu)中組合了可編程/可重配置邏輯塊陣列。 在FPGA芯片中，芯片的外緣由GPIO，SERDES和專用PHY(如DDR3 / 4)組成。 在高級FPGA中，I/O環(huán)約占芯片的1/4，架構(gòu)約占芯片的3/4?！凹軜?gòu)”本身在如今的FPGA芯片中大多是互連，其中20-25%的結(jié)構(gòu)面積是可編程邏輯，75-80%是可編程互連。

　　嵌入式FPGA是一種沒有周邊環(huán)形GPIO，SERDES和PHY的FPGA架構(gòu)。相反，嵌入式FPGA使用標準數(shù)字信號連接到芯片的其余部分，實現(xiàn)非常寬，非常快的片上互連。

　　深入嵌入式FPGA內(nèi)部之原始的構(gòu)造塊

　　FPGA中的可編程邏輯塊是查找表(LUT)，它可以通過編程實現(xiàn)任意布爾函數(shù)：4個，5個或6個輸入具有一個或兩個輸出。

　　在Flex Logix EFLX陣列中，LUT是一個雙4輸入LUT，它可以組合形成一個5輸入LUT。LUT輸出可以任意存儲在觸發(fā)器中。LUT通常被分組為具有進位邏輯的四個組，以便于加法器和移位器。

　　另一個可編程邏輯塊是MAC(乘法累加器)或DSP加速器塊。

　　在Flex邏輯EFLX陣列中，有一個22位預(yù)加器，一個22x22乘法器和一個4位后置加法器/累加器。 MAC可以組合或級聯(lián)以實現(xiàn)快速DSP功能。

　　可編程邏輯塊由設(shè)置LUT數(shù)值的配置位編程，選擇是否旁路使用觸發(fā)器，是否激活進位邏輯等。配置位還對MAC的操作進行編程。通常在FPGA中，配置位從外部閃存加載。

　　對于嵌入式FPGA，它是相同的，因為幾乎所有的SoC都有一個從外部閃存引導(dǎo)的ARM/ARC /MIPS等處理器。同樣的閃存用于存儲嵌入式閃存的配置位。

　　可編程邏輯塊接收輸入并將輸出發(fā)送到互連網(wǎng)絡(luò)，該互連網(wǎng)絡(luò)允許從FPGA架構(gòu)中的任意邏輯塊可編程地進行連接?；ミB結(jié)構(gòu)同樣也由配置位編程?；ミB結(jié)構(gòu)通常是FPGA架構(gòu)的主體。

　　嵌入式FPGA的主要區(qū)別是互連結(jié)構(gòu)的設(shè)計。最佳互連使用較小的面積和較少的金屬層，同時提供資源的高利用率。

　　與FPGA芯片不同，嵌入式FPGA中沒有PHY/SERDES/PLL。嵌入式FPGA中有一個I/O環(huán)，但它是真正簡單的數(shù)字互連到芯片的其余部分。嵌入式FPGA有成百上千的互連，它們可以在芯片內(nèi)全速運行。這種I/O寬度和帶寬的增加是將FPGA嵌入到芯片的巨大優(yōu)勢。

　　嵌入式FPGA內(nèi)部之構(gòu)建任意規(guī)模和結(jié)構(gòu)的陣列

　　當中的一個復(fù)雜問題是客戶需要各種規(guī)模和結(jié)構(gòu)的嵌入式FPGA，并且人人都希望在使用芯片前可以在硅片中驗證IP塊。

　　例如，在16nm中，客戶可能希望僅需要幾百個可編程邏輯的LUT就可以讓快速可重構(gòu)控制邏輯運行在1GHz;而在同一進程中的另一客戶可能想要50K-100K個LUT作為數(shù)據(jù)中心處理器加速器。如何能夠滿足這些客戶最少的設(shè)計投資和上市時間?

　　Flex Logix使用平鋪構(gòu)造塊的方法。首先，使用上述方法設(shè)計4個EFLX IP核。每個IP核都是一個獨立的FPGA，但它們也可以陣列化，提供大約75個EFLX陣列，從100 個LUT到122.5K個LUT，以及任何邏輯/DSP的混合。

　　每個EFLX IP核都有額外的頂層互連，允許IP核自動連接到周圍的IP核，使大型陣列的規(guī)模為NxN。

　　EFLX-100陣列的規(guī)模為5x5或3，000個LUT(在EFLX-100中實際上有120個LUT)。

　　EFLX-2.5K接管2500個LUT，規(guī)模為122.5K個LUT。

　　陣列可以是全邏輯或全DSP或這兩種核心的任意組合，如下圖所示：

　　還可以在嵌入式陣列中嵌入大量的RAM。Flex Logix通過使用標準RAM編譯器來生成客戶請求的任何類型的RAM(單端口，雙端口;ECC/奇偶校驗/無;根據(jù)需要而定)，并在核心之間定位RAM。RAM是單個EFLX陣列的一部分。

　　使用上述方法可以允許少量IP核生成幾乎無限種類的嵌入式FPGA陣列，以滿足任何客戶需求。

　　嵌入式FPGA內(nèi)部之在硅片中驗證構(gòu)建塊

　　Flex Logix構(gòu)建驗證芯片以驗證硅片中的IP核。下圖是TSMC 40ULP的例子。

　　在這個過程中，客戶使用的VT(電壓閾值掩碼)組合有很大范圍，F(xiàn)lex Logix設(shè)計的EFLX陣列與所有可能的組合兼容。因此，驗證芯片具有5個陣列：在所請求的VT組合中的1個大陣列(4×4)和在其他4種規(guī)模中的4個2x2陣列。

　　由于40nm的EFLX陣列可以以高達300MHz的頻率工作，并且GPIO僅在150MHz以內(nèi)才可靠，因此有一個片上PLL可以產(chǎn)生非常快速、精確的時鐘用于測試性能，并且有SRAM可以使用“測試向量”加載，然后全速運行。這提供了“芯片上的測試器”，使得我們可以在上述GPIO速度下驗證全速操作。還有溫度/電壓監(jiān)視器，以確保在最壞的目標情況條件下進行測試。

　　所以說嵌入式FPGA將改變芯片和SoC未來的設(shè)計方式。 設(shè)計師無需再被困在項目中，并被迫花費數(shù)百萬美元來在需要的時候改變RTL。 當RTL需要更新時，公司也不再會有延誤計劃的風(fēng)險。使用嵌入式FPGA，芯片設(shè)計過程變得簡單很多，價格也便宜很多。