ASIC設(shè)計(jì)中不可忽視的幾大問(wèn)題

　　ASIC的復(fù)雜性不斷提高，同時(shí)工藝在不斷地改進(jìn)，如何在較短的時(shí)間內(nèi)開(kāi)發(fā)一個(gè)穩(wěn)定的可重用的ASIC芯片的設(shè)計(jì)，并且一次性流片成功，這需要一個(gè)成熟的ASIC的設(shè)計(jì)方法和開(kāi)發(fā)流程。

　　本文結(jié)合NCverilog，DesignCompile，Astro等ASIC設(shè)計(jì)所用到的EDA軟件，從工藝獨(dú)立性、系統(tǒng)的穩(wěn)定性、復(fù)雜性的角度對(duì)比各種ASIC的設(shè)計(jì)方法，介紹了在編碼設(shè)計(jì)、綜合設(shè)計(jì)、靜態(tài)時(shí)序分析和時(shí)序仿真等階段經(jīng)常忽視的問(wèn)題以及避免的辦法，從而使得整個(gè)設(shè)計(jì)具有可控性。

　　1.基本的ASIC設(shè)計(jì)流程

　　ASIC設(shè)計(jì)流程可以粗分為前端設(shè)計(jì)和后端設(shè)計(jì)，如果需要更細(xì)的劃分，可以分成如下幾個(gè)步驟：

　　1.包括系統(tǒng)結(jié)構(gòu)分析設(shè)計(jì)、RTL編碼以及功能驗(yàn)證;

　　2.邏輯綜合、PreLayoutSTA以及形式驗(yàn)證(RTL代碼與邏輯綜合生成的Netlist之間);

　　3.Floorplan、Placement、ClockTree插入以及全局布線(GlobalRouting)

　　4.形式驗(yàn)證(邏輯綜合的Netlist與帶有CT信息的Netlist之間)、STA;

　　5.DetailedRouting，DRC;

　　6.PostlayoutSTA，帶有反標(biāo)延遲信息的門(mén)級(jí)仿真;

　　7.Tape-Out

　　當(dāng)然，這還是一個(gè)比較粗的流程，其中每個(gè)步驟還可以分得更細(xì)，通常所說(shuō)的前端設(shè)計(jì)主要包括上述流程中的1，2，4，6這幾個(gè)部分。同時(shí)，這個(gè)流程是一個(gè)迭代的過(guò)程。對(duì)于一些通常的問(wèn)題以及其中的一些方法，已經(jīng)有大量的文獻(xiàn)中提到，本文將不再贅述，因此本文著力于討論在設(shè)計(jì)各個(gè)階段中一些容易被忽視的或者可能帶來(lái)潛在危險(xiǎn)的地方。

　　2.結(jié)構(gòu)分析設(shè)計(jì)、RTL編碼

　　這一階段在整個(gè)ASIC設(shè)計(jì)中占非常重要的地位，結(jié)構(gòu)分析設(shè)計(jì)階段主要是從產(chǎn)品的功能定義出發(fā)，對(duì)產(chǎn)品采用的工藝、功耗、面積、性能以及代價(jià)進(jìn)行初步的評(píng)估，從而制定相應(yīng)的設(shè)計(jì)規(guī)劃，對(duì)于規(guī)模很大的ASIC設(shè)計(jì)，在這一階段估算芯片的功耗面積非常困難。

　　在這里引入一個(gè)ASIC設(shè)計(jì)中很重要的概念：劃分(Partitioning)，在不同的設(shè)計(jì)階段這個(gè)概念都將提到。首先，必須在芯片的Top-1級(jí)進(jìn)行功能劃分，Top-1級(jí)通?？梢苑譃?個(gè)大的功能模塊，IOPads、邊界掃描邏輯、核心功能邏輯，以及PLL時(shí)鐘模塊，然后再對(duì)核心功能邏輯依據(jù)功能進(jìn)一步細(xì)化。核心功能部分將是RTL編碼設(shè)計(jì)的重點(diǎn)部分，下面就這一部分展開(kāi)說(shuō)明。

　　2.1良好的編碼風(fēng)格

　　編碼風(fēng)格對(duì)芯片的正確性、可讀性、可維護(hù)性以及綜合后芯片的性能、面積都有很大的影響。自然，對(duì)于編碼中遇到的所有問(wèn)題一一闡述不是一篇論文所能做到的，下面只對(duì)一些經(jīng)常遇到的可能產(chǎn)生錯(cuò)誤的地方進(jìn)行重點(diǎn)說(shuō)明。

　　無(wú)論從可重用設(shè)計(jì)的角度還是代碼仿真行為與實(shí)際芯片的行為一致性的角度來(lái)說(shuō)，采用工藝獨(dú)立的設(shè)計(jì)是必要的，一些工程師在編碼時(shí)可能用到一些延遲單元或者延遲線，來(lái)生成一個(gè)脈沖來(lái)操作，由于延遲單元對(duì)溫度、電壓以及制造工藝敏感，這些因素的改變也會(huì)改變生成的脈沖的寬度，因此，可能在仿真的時(shí)候沒(méi)有問(wèn)題，或者在某些操作條件下沒(méi)有問(wèn)題，而實(shí)際芯片工作時(shí)或者工作條件改變時(shí)芯片就沒(méi)有按照設(shè)計(jì)目標(biāo)工作了。

　　在RTL級(jí)編碼時(shí)應(yīng)該盡量避免采用例化標(biāo)準(zhǔn)單元門(mén)的方式編碼，這不僅降低代碼的可讀性，當(dāng)采用新的單元庫(kù)或者新的工藝時(shí)，這些代碼就需要反復(fù)的修改，綜合工具也不會(huì)對(duì)這些代碼進(jìn)行邏輯優(yōu)化。

　　其他問(wèn)題如：由于沒(méi)有對(duì)所有的條件分支賦值引起潛在的Latch問(wèn)題、always塊中的敏感列表問(wèn)題，以及阻塞賦值與非阻塞賦值的選擇問(wèn)題很多文獻(xiàn)中都提到，就不再贅述。下面提到一個(gè)容易被忽視的問(wèn)題，在定義時(shí)序塊時(shí)，有些信號(hào)是需要復(fù)位的，有些不需要復(fù)位，如果編碼時(shí)把它們寫(xiě)在一個(gè)always塊中，綜合出來(lái)的電路就不是我們?cè)O(shè)想的。對(duì)于那些不需要復(fù)位的信號(hào)，綜合后可能把復(fù)位信號(hào)連到對(duì)應(yīng)的觸發(fā)器使能端，這樣導(dǎo)致RTL代碼和Netlist的行為不一致，而這類(lèi)問(wèn)題在形式驗(yàn)證時(shí)也沒(méi)法發(fā)現(xiàn)，需要通過(guò)大量的門(mén)級(jí)仿真才可能發(fā)現(xiàn)。

　　ASIC設(shè)計(jì)應(yīng)該盡量避免采用Latch作為時(shí)序單元，Latch設(shè)計(jì)潛在的問(wèn)題，如：如果使能輸入端有Glitch，就會(huì)導(dǎo)致鎖存噪聲數(shù)據(jù)?；蛘吣隳軌虮ＷC數(shù)據(jù)穩(wěn)定時(shí)間可以包住使能信號(hào)，可你很難保證在使能關(guān)閉的瞬間D輸入端沒(méi)有Glitch，尤其在接收總線數(shù)據(jù)的時(shí)候。同時(shí)，Latch設(shè)計(jì)還帶來(lái)STA和DFT的困難，而采用觸發(fā)器的設(shè)計(jì)，通過(guò)setup/Hold時(shí)間的檢查報(bào)出這些問(wèn)題。因此，盡管Latch設(shè)計(jì)有面積、低功耗等方面的優(yōu)勢(shì)，由于這些潛在的風(fēng)險(xiǎn)使得設(shè)計(jì)變得不可控，因此不推薦使用。

　　盡量避免把時(shí)鐘當(dāng)作信號(hào)使用，在RTL驗(yàn)證時(shí)不會(huì)出現(xiàn)什么問(wèn)題，但是，如果在后端設(shè)計(jì)的時(shí)候忽略了對(duì)這些點(diǎn)的時(shí)鐘skew控制，就會(huì)產(chǎn)生意想不到的結(jié)果。例如：

　　例1：

　　這個(gè)代碼在RTL級(jí)仿真時(shí)是不會(huì)有任何問(wèn)題的，其中潛在的問(wèn)題留待后面討論。

　　2.2同步設(shè)計(jì)和跨時(shí)鐘域數(shù)據(jù)傳輸

　　盡管異步系統(tǒng)有很多優(yōu)勢(shì)，如低功耗，也沒(méi)有同步系統(tǒng)中讓工程師頭疼的時(shí)鐘分布以及skew問(wèn)題，但是其復(fù)雜的各種握手協(xié)議，以及異步電路在測(cè)試上的困難，使得同步系統(tǒng)還是數(shù)字電路設(shè)計(jì)的首選。同步設(shè)計(jì)的一個(gè)特點(diǎn)就是所有的時(shí)序單元都是對(duì)統(tǒng)一的時(shí)鐘邊沿敏感。要使整個(gè)芯片只采用一個(gè)時(shí)鐘并不現(xiàn)實(shí)，因此，異步時(shí)鐘域之間的數(shù)據(jù)傳輸以及其中的一些問(wèn)題將是本節(jié)討論的重點(diǎn)。

　　通常，為了能夠更好的綜合和STA，需要對(duì)設(shè)計(jì)進(jìn)行劃分，一般的原則是將異步時(shí)鐘域之間有數(shù)據(jù)交換的部分獨(dú)立出來(lái)單獨(dú)處理，其他的模塊都在單一的同步時(shí)鐘域中工作。對(duì)于這些模塊如何在綜合過(guò)程中特殊處理在下面的章節(jié)中討論，本節(jié)主要討論在代碼設(shè)計(jì)中需要考慮的問(wèn)題。

　　異步時(shí)鐘之間的亞穩(wěn)態(tài)(Metastability)問(wèn)題，亞穩(wěn)態(tài)主要是由于被采樣數(shù)據(jù)的變化十分靠近采樣時(shí)鐘的邊沿引起的，這樣接收(采樣)觸發(fā)器的輸出就是亞穩(wěn)態(tài)，并在傳輸過(guò)程中發(fā)散而引發(fā)邏輯錯(cuò)誤，也就是通常所說(shuō)的同步失敗。在同步時(shí)鐘域中的這種問(wèn)題是Hold問(wèn)題，可以通過(guò)EDA工具或插入buffer消除，因?yàn)镋DA工具可以檢測(cè)到這種問(wèn)題。那么在異步接收設(shè)計(jì)中通過(guò)兩級(jí)Flipflop來(lái)消除這種可能出現(xiàn)的亞穩(wěn)態(tài)?，F(xiàn)在也有工具檢測(cè)代碼中可能出現(xiàn)的亞穩(wěn)態(tài)問(wèn)題。多位接收控制信號(hào)之間的skew引起的問(wèn)題如圖1，如果其中一位如C2延遲大于C1，Ck采樣的數(shù)據(jù)就變成了C2=1，C1=0，如果按照無(wú)skew傳輸?shù)牟ㄐ问荂2’的樣子，應(yīng)該是00才對(duì)。而skew是不可避免的，可能是由于C2C1信號(hào)的Launch時(shí)鐘本身的skew引起，也可能是傳輸延遲引起。對(duì)于簡(jiǎn)單的情況，我們可以通過(guò)簡(jiǎn)化邏輯，盡量讓控制信號(hào)是1位寬。而這樣的問(wèn)題同樣出現(xiàn)在多位寬的數(shù)據(jù)接收情況。這時(shí)通常推薦使用異步FIFO接收，或者通過(guò)握手協(xié)議接收。有的系統(tǒng)設(shè)計(jì)數(shù)據(jù)交換協(xié)議約定，異步接收過(guò)程中，當(dāng)某個(gè)事件發(fā)生后(如圖1中采樣到V信號(hào)為1后)的1個(gè)Cycle后(也可以約定多個(gè)Cycle)數(shù)據(jù)肯定是正確的;也可以消除這種skew問(wèn)題，但是，這種實(shí)現(xiàn)需要后端設(shè)計(jì)時(shí)保證這些相關(guān)信號(hào)的skew不會(huì)超過(guò)約定的周期，同時(shí)發(fā)送方的數(shù)據(jù)也要保持足夠的周期數(shù)。如圖1中C2”信號(hào)，如果skew2>Period(一個(gè)CKCycle)，則收到V信號(hào)一個(gè)Cycle后采樣數(shù)據(jù)還是錯(cuò)誤的。

　　2.3復(fù)位策略

　　復(fù)位信號(hào)中最主要的問(wèn)題是Removal，也就是要保證所有的觸發(fā)器必須在同一節(jié)拍內(nèi)離開(kāi)Reset狀態(tài)，另外，Reset信號(hào)完成的時(shí)刻不能與時(shí)鐘邊沿太靠近，以防止觸發(fā)器進(jìn)入亞穩(wěn)態(tài)(Metastability)。同步復(fù)位和異步復(fù)位各有利弊，很難說(shuō)哪種更有優(yōu)勢(shì)。除了在編碼風(fēng)格時(shí)講到的一個(gè)問(wèn)題，在這里再對(duì)兩種策略中可能出現(xiàn)的問(wèn)題進(jìn)行分析說(shuō)明。

　　同步復(fù)位有一個(gè)好處就是復(fù)位的時(shí)刻發(fā)生在時(shí)鐘的邊沿，這樣可以防止復(fù)位信號(hào)的Glitch。如果是內(nèi)部生產(chǎn)的Reset信號(hào)，就必須保證Reset脈沖有足夠的寬，至少2個(gè)Cycles，能夠讓時(shí)鐘采樣到。同時(shí)，這也是它的缺點(diǎn)，因?yàn)樗枰粋€(gè)活動(dòng)的時(shí)鐘，在加電時(shí)無(wú)法對(duì)一些電路產(chǎn)生復(fù)位。另外，綜合可能把同步復(fù)位的邏輯移到觸發(fā)器的D輸入端，作為普通的信號(hào)處理，由于Reset信號(hào)通常有傳輸負(fù)載和延遲，這樣處理會(huì)導(dǎo)致DataPath上較長(zhǎng)的延遲。

　　異步復(fù)位的最大好處就是不需要活動(dòng)的時(shí)鐘，對(duì)于一些需要加電復(fù)位的電路，如總線，是很必要的;同時(shí)，不像同步復(fù)位那樣，復(fù)位信號(hào)會(huì)被用作D端的輸入邏輯，使得整個(gè)DataPath非常干凈。如果異步復(fù)位有Glitch可能使芯片進(jìn)入復(fù)位狀態(tài)，這時(shí)可以通過(guò)兩級(jí)DFF接收Reset，再通過(guò)tree給復(fù)位觸發(fā)器使用，這樣可以消除輸入引起的Glitch，如果設(shè)計(jì)中有多個(gè)時(shí)鐘域，可以對(duì)每個(gè)時(shí)鐘分配兩個(gè)DFF接收Reset信號(hào)。

　　2.4門(mén)控時(shí)鐘

　　GatedClock主要的優(yōu)點(diǎn)在于能夠降低功耗面積，也可以簡(jiǎn)化邏輯從而提高頻率。在編碼時(shí)需要考慮無(wú)Glitch的門(mén)控信號(hào)設(shè)計(jì)。同時(shí)，在DFT設(shè)計(jì)時(shí)，由于觸發(fā)器的時(shí)鐘是前一級(jí)邏輯的輸出(其他派生時(shí)鐘也有同樣的問(wèn)題)，為了測(cè)試這類(lèi)觸發(fā)器，需要為時(shí)鐘增加一級(jí)Mux，在正常工作模式下，采用派生時(shí)鐘，在掃描測(cè)試時(shí)采用正常的時(shí)鐘。門(mén)控時(shí)鐘的主要問(wèn)題出現(xiàn)在綜合、CTS插入以及STA分析的時(shí)候，在后面將進(jìn)行特別的分析討論。

　　2.5總線實(shí)現(xiàn)

　　在這里只討論總線實(shí)現(xiàn)的方式，不涉及總線的協(xié)議。在設(shè)計(jì)總線時(shí)將面臨著兩種基本方式的選擇，是采用三態(tài)總線還是采用多路選擇結(jié)構(gòu)的總線。在全定制設(shè)計(jì)時(shí)，設(shè)計(jì)者似乎更喜歡采用三態(tài)，掛在總線上的各個(gè)部件可以分布在芯片的各個(gè)部分。同時(shí)，由于可以減少連線的數(shù)量，它必須保證在任何時(shí)候，不發(fā)生總線沖突，如果多個(gè)驅(qū)動(dòng)總線可能導(dǎo)致嚴(yán)重的錯(cuò)誤，需要通過(guò)一些措施消除這種隱患，比如三態(tài)的使能通過(guò)解碼器產(chǎn)生Onehot的編碼，防止多驅(qū)動(dòng)引起的邏輯錯(cuò)誤和對(duì)芯片的損害;同時(shí)，三態(tài)總線需要連到上拉電阻上，以防止在一段時(shí)間內(nèi)不驅(qū)動(dòng)總線產(chǎn)生總線數(shù)據(jù)不確定，而DC等綜合并不支持。另外，三態(tài)總線的電容負(fù)載也是一個(gè)不可忽視的問(wèn)題，對(duì)性能和面積造成不利的影響，其負(fù)載主要來(lái)自總線連接的多個(gè)電路單元，總線布局本身帶來(lái)一定的負(fù)載;最后，三態(tài)總線給DFT設(shè)計(jì)也帶來(lái)困難?；谶@些理由，在非定制ASIC設(shè)計(jì)時(shí)，我們實(shí)在不必要選擇三態(tài)總線的方式。相比之下，采用多路選擇器的問(wèn)題是較多連線帶來(lái)的布線擁塞問(wèn)題，選擇器的延遲問(wèn)題基本上不是什么問(wèn)題，深亞微米設(shè)計(jì)中，門(mén)的延遲差別已經(jīng)變少，同時(shí)多層金屬也帶來(lái)了足夠的布線資源。

　　3.邏輯綜合以及后端設(shè)計(jì)相關(guān)問(wèn)題

　　3.1編碼風(fēng)格檢查

　　DC對(duì)編碼風(fēng)格的檢查提供良好的支持，在進(jìn)行邏輯綜合之前最好先分析一下DC的log文件，看是否有上述的或其他的一些編碼風(fēng)格問(wèn)題。通過(guò)set_dont_use命令可以禁止使用一些工藝相關(guān)的單元，all_registers帶參數(shù)也可以報(bào)告出設(shè)計(jì)中所用到的Latch。下面主要討論前面提到的一些情況在綜合以及后端實(shí)現(xiàn)時(shí)的特殊處理。同時(shí)，還有很多EDA工具提供編碼風(fēng)格進(jìn)行檢查。

　　3.2異步時(shí)鐘域

　　在編碼設(shè)計(jì)中我們通過(guò)劃分，將異步時(shí)鐘域接收模塊分離成獨(dú)立的模塊，其他模塊都采用單獨(dú)的時(shí)鐘，綜合約束相對(duì)簡(jiǎn)單。對(duì)于那些帶有異步時(shí)鐘域的模塊，如果不進(jìn)行約束，DC總是試圖去滿(mǎn)足采樣時(shí)鐘的setup/hold時(shí)間，事實(shí)上，設(shè)計(jì)者并不關(guān)心異步時(shí)鐘域之間的這些問(wèn)題，而其Metastability問(wèn)題在編碼階段已經(jīng)解決。通常，可以設(shè)置異步時(shí)鐘域之間的Path為false_path。如：

　　set_false_path-from[get_clocksCLKB]-to[get_clocksCLKA]

　　如果異步接口數(shù)據(jù)的控制按照最后一種方式(也就是在約定的節(jié)拍內(nèi)讀取數(shù)據(jù))，也就需要發(fā)送方的數(shù)據(jù)skew控制在一定范圍內(nèi)。由于沒(méi)有對(duì)這些路徑進(jìn)行約束(雖然可以設(shè)置這些path的Maxdelay，但是這種約束對(duì)于skew的控制并不能取得好的效果)，工具無(wú)法對(duì)這些路徑進(jìn)行自動(dòng)優(yōu)化。因此最好采用手工布局的方法，讓這些skew在一個(gè)可控的范圍內(nèi)，在STA階段，也需要對(duì)這些skew進(jìn)行單獨(dú)的分析。

　　3.3特殊時(shí)鐘信號(hào)處理

　　門(mén)控時(shí)鐘像所有的內(nèi)部時(shí)鐘一樣，時(shí)鐘的skew可能引起一些保持時(shí)間問(wèn)題，默認(rèn)條件下，時(shí)鐘樹(shù)綜合工具并不把邏輯門(mén)相連的時(shí)鐘信號(hào)連到時(shí)鐘樹(shù)上，非門(mén)控的觸發(fā)器上的時(shí)鐘是連在時(shí)鐘樹(shù)上，這個(gè)時(shí)鐘延遲是相當(dāng)可觀的，為了控制門(mén)控時(shí)鐘與非門(mén)控時(shí)鐘的skew，通常從時(shí)鐘樹(shù)葉子節(jié)點(diǎn)的上一級(jí)引出時(shí)鐘信號(hào)作為控制門(mén)的時(shí)鐘輸入。在STA階段需要對(duì)門(mén)控時(shí)鐘的Setup/Hold時(shí)間進(jìn)行特殊分析,以及Glitch檢查。然后，我們?cè)倩仡櫼幌吕?的代碼中的情況，可以用圖2的示意圖表示。

　　圖2 時(shí)鐘作為普通信號(hào)使用的情況

　　為了方便討論，時(shí)鐘樹(shù)插入以后，假設(shè)A與B之間有1個(gè)ckaCycle的skew;從圖3可以看到如果采用A點(diǎn)作加法器的輸入時(shí)產(chǎn)生的波形是ckb’，采用B點(diǎn)作為輸入時(shí)的波形是ckb，顯然，從例1的代碼來(lái)看，ckb才是正確的。因此必須注意到，如果時(shí)鐘當(dāng)作普通的信號(hào)使用時(shí)可能帶來(lái)的問(wèn)題，這類(lèi)問(wèn)題并沒(méi)有一個(gè)通用的解決辦法。在這個(gè)例子中，不采用時(shí)鐘樹(shù)上的信號(hào)才是正確的，但是在另外一些應(yīng)用中，就必須采用時(shí)鐘樹(shù)上的信號(hào)。比如，時(shí)鐘是CK的兩個(gè)觸發(fā)器中鎖存的數(shù)據(jù)再由CK的高電平和低電平選擇輸出，那么，這個(gè)時(shí)候就需要作為選擇信號(hào)的CK從時(shí)鐘樹(shù)上拉過(guò)來(lái)。因此，如果設(shè)計(jì)中用到了時(shí)鐘信號(hào)作為普通信號(hào)的情況，在后端設(shè)計(jì)時(shí)就必須特殊處理。

　　圖3 Skew引起的設(shè)計(jì)錯(cuò)誤

　　如果設(shè)計(jì)中用到時(shí)鐘的上升沿和下降沿，在時(shí)鐘樹(shù)插入的時(shí)候也需要注意采用能夠平衡上升沿和下降沿的buffer，以保證較好的占空比。

　　3.4復(fù)位信號(hào)

　　復(fù)位中的Removal問(wèn)題，對(duì)于異步復(fù)位信號(hào)，需要tree來(lái)平衡各個(gè)負(fù)載點(diǎn)上的skew，但是，Reset信號(hào)的skew控制不像時(shí)鐘那么嚴(yán)格，只要滿(mǎn)足Removal檢查就可以，PT等STA工具支持Removal的檢查。

　　4.帶Post-Layout延遲信息的門(mén)級(jí)仿真

　　門(mén)級(jí)仿真非常重要，它是最后一道關(guān)卡，可以從兩個(gè)方面入手，功能性驗(yàn)證和時(shí)序驗(yàn)證，最主要的是時(shí)序驗(yàn)證，功能性驗(yàn)證基本上由RTL級(jí)已經(jīng)做了很多充分的工作，如果等價(jià)性驗(yàn)證通過(guò)，功能性基本沒(méi)問(wèn)題。

　　時(shí)序仿真需要了解到一些仿真工具所采用的延遲模型，仿真工具的延遲計(jì)算都是基于一種簡(jiǎn)單延遲模型：

　　CircuitDelay=TransportDelayInertialDelay

　　時(shí)序仿真的目標(biāo)是通過(guò)反標(biāo)SDF文件中延遲信息，模擬一些在RTL級(jí)無(wú)法出現(xiàn)的一些情況，如復(fù)位，狀態(tài)機(jī)的翻轉(zhuǎn)。充分的驗(yàn)證應(yīng)該包括在bestcase下檢查短路徑的hold時(shí)間，在worstcase下檢查長(zhǎng)路徑的setup時(shí)間。這些問(wèn)題雖然在STA也作了檢查，門(mén)級(jí)仿真還是很必要的，尤其在用到時(shí)鐘雙邊沿的設(shè)計(jì)中;另外，對(duì)于有異步時(shí)鐘接口的設(shè)計(jì)，需要調(diào)整異步時(shí)鐘的相位關(guān)系，檢查是否存在著同步失敗問(wèn)題;3.3中特殊時(shí)鐘問(wèn)題，都可以通過(guò)門(mén)仿驗(yàn)證其正確性;一些窄脈沖是否能通過(guò)IOBuffer?？傊?，這是一個(gè)非常重要的過(guò)程，需要花大量的時(shí)間去分析一些關(guān)鍵信號(hào)的波形與設(shè)想的是否一致。

　　總結(jié)

　　ASIC設(shè)計(jì)是一個(gè)復(fù)雜和全局的過(guò)程，從結(jié)構(gòu)設(shè)計(jì)、代碼設(shè)計(jì)、綜合以及物理設(shè)計(jì)、時(shí)序分析、門(mén)級(jí)仿真，整個(gè)過(guò)程周期長(zhǎng)，每個(gè)環(huán)節(jié)都不能孤立的思考。需要設(shè)計(jì)人員花費(fèi)大量的時(shí)間去降低或消除設(shè)計(jì)中潛在的風(fēng)險(xiǎn)，才能設(shè)計(jì)出功能正確，性能滿(mǎn)足要求的產(chǎn)品。因此，IC設(shè)計(jì)的工具如果能在很大程度上緩解設(shè)計(jì)人員的操作壓力，令其可以安心進(jìn)行設(shè)計(jì)工作，這樣的設(shè)計(jì)工具對(duì)于設(shè)計(jì)師來(lái)說(shuō)，可以說(shuō)是一枚“利器”。