Cadence弄潮神經(jīng)網(wǎng)絡(luò)，發(fā)布高性能DSP IP

作者 王瑩

　　近日，Cadence發(fā)布了首款面向汽車、監(jiān)控、無人機(jī)和移動(dòng)市場的神經(jīng)網(wǎng)絡(luò)DSP IP，引起了業(yè)界的關(guān)注。　Cadence公司Tensilica事業(yè)部資深市場群總監(jiān)Steve Roddy專程來到北京，向媒體介紹其特點(diǎn)。

　　在神經(jīng)網(wǎng)絡(luò)的器件方面，英偉達(dá)主宰了通用GPU。此次Cadence Tensilica發(fā)布的神經(jīng)網(wǎng)絡(luò)DSP IP則是面向嵌入式芯片。

　　通常其他友商的方案是面向一個(gè)卷積神經(jīng)網(wǎng)絡(luò)(CNN)層，而最新的Cadence Tensilica Vision C5 DSP由于可配置，可以面向多種CNN。因?yàn)镃NN更新很快，但從拿到IP到芯片上市通常要兩三年時(shí)間，因此固化硬件的方案會(huì)導(dǎo)致不能滿足未來的需求變化，所以并不合適，而此次發(fā)布的DSP IP帶來了靈活性，適合嵌入式系統(tǒng)中的NN(神經(jīng)網(wǎng)絡(luò))實(shí)現(xiàn)。

　　C5的一大亮點(diǎn)是計(jì)算能力可達(dá)1T MAC/s，而面積在1mm2以內(nèi)(注：16nm工藝)。如此高效率的原因之一是Cadence重新設(shè)計(jì)了NN加速器。通常的NN加速器中，HW(硬件) NN ACC(加速器)與Imaging(圖像)DSP、CPU或GPU的通訊/連接很繁瑣，可能占整個(gè)計(jì)算工作量的40%。此次發(fā)布的C5 DSP可以把上述兩種功能IP/HW合二為一。

　　最近，也有FPGA公司推出視覺導(dǎo)向的神經(jīng)網(wǎng)絡(luò)方案，Cadence認(rèn)為，相比FPGA方案，嵌入了IP的專用芯片/ASIC的功耗更低，大批量制造成本也更低。另外，F(xiàn)PGA支持的運(yùn)行頻率較低，只有幾十MHz，而Vision C5可以支持幾百M(fèi)Hz的運(yùn)行頻率。

　　相比同是處理器IP廠商的Synopsys與CEVA，后兩者的CNN方案需要三部分：控制、Imaging處理器、HW NN ACC。Cadence此次發(fā)布的C5把后兩部分集成在一起，因此方案更為簡潔，同時(shí)提高了Imaging處理的效率。

　　本文來源于《電子產(chǎn)品世界》2017年第6期第80頁，歡迎您寫論文時(shí)引用，并注明出處。