可編程系統(tǒng)芯片解決方案的三個關(guān)鍵問題(圖)

終端應(yīng)用市場對器件的靈活性、可配置性和性能的要求愈來愈高，但同時又要求功耗更低、體積更小及成本更低。如果將模擬、存儲器、邏輯和微處理器(MCU)全部集成于單個芯片上，在靈活性和集成性方面的壓力日益增加，使到模擬器件、MCU和ASIC供應(yīng)商紛紛轉(zhuǎn)而為其產(chǎn)品加入可配置能力。

除了要為客戶提供更多的功能，這些供應(yīng)商還希望能降低開發(fā)成本。但是，掩模成本的不斷攀升將繼續(xù)限制ASIC產(chǎn)品的開發(fā)，并且也會影響MCU和模擬器件供應(yīng)商擴(kuò)大產(chǎn)品種類。為產(chǎn)品增加可編程和可配置的能力，能讓半導(dǎo)體供應(yīng)商只需以更少的掩模組合便可為相同的應(yīng)用領(lǐng)域服務(wù)，從而縮短開發(fā)周期和降低開發(fā)成本。

在現(xiàn)有的四種主流技術(shù)(MCU、模擬電路、ASIC和FPGA)中，F(xiàn)PGA的可編程能力可謂占盡優(yōu)勢，但還必須克服一些障礙才能開發(fā)成功的方案。FPGA技術(shù)的開發(fā)需要龐大的軟、硬件投資。硬件芯片的要求包括開發(fā)高效、靈活和高性能的可編程架構(gòu)，并需要廣泛的軟件工具以支持設(shè)計開發(fā)、驗證、評測和編程。

圖1 實現(xiàn)可編程系統(tǒng)芯片(PSC)解決方案的方式

與FPGA IP不同，ASIC庫可通過代工方式獲得，而市場上有各種各樣的MCU內(nèi)核可供授權(quán)使用。這個領(lǐng)域里有幾家做得很成功的公司，其中最著名的是ARM。此外，模擬IP也可從多家供應(yīng)商購得或自行開發(fā)。

三個關(guān)鍵因素

要實現(xiàn)可編程系統(tǒng)芯片有三個關(guān)鍵：首先是工藝技術(shù)，其次是系統(tǒng)設(shè)計構(gòu)架，最后是工具支持。

工藝技術(shù)的優(yōu)劣是在單個單芯片上集成存儲器、模擬和可編程邏輯的一個最大關(guān)鍵，目前一般采用標(biāo)準(zhǔn)CMOS工藝。由于需要高門數(shù)來實現(xiàn)大型可編程邏輯芯片，許多FPGA供應(yīng)商均采用最尖端的CMOS技術(shù)。但是，CMOS工藝并不適用于嵌入式Flash和模擬集成，因此可編程系統(tǒng)芯片無法采用標(biāo)準(zhǔn)的CMOS工藝。通常，嵌入式Flash和模擬器件的工藝支持是尖端的CMOS節(jié)點背后的多個工藝節(jié)點。尖端、高門數(shù)器件和以模擬及Flash為基礎(chǔ)器件之間的工藝仍存在鴻溝。

許多模擬器件會與外界的傳感器或電源接口，外界信號的電壓不會都是90nm CMOS工藝技術(shù)規(guī)定的1.2V電壓。優(yōu)良的可編程系統(tǒng)芯片工藝將會支持模擬器件與這些信號的直接連接。通過支持較高的電壓，先進(jìn)的Flash工藝便可擴(kuò)大集成模擬IP的動態(tài)電壓范В傭錘叩男旁氡群透訓(xùn)哪Ｄ廡閱?。为了减低雍Y咚偈致嘸諛Ｄ釯P中加入的噪聲，嵌入式Flash工藝必須與模擬和數(shù)字部分有效地隔離開來。這個工藝還必須支持高性能RAM和邏輯功能。

以Flash為基礎(chǔ)的FPGA必須能處理編程所需的大電壓，并且很好地進(jìn)行隔離，以及對這些電壓加以控制。高電壓晶體管提供很大的動態(tài)電壓范圍，以及能與模擬IP的高電壓信號直接連接。此外，三井技術(shù)會提高模擬和數(shù)字元件之間的隔離度，有助于減小芯片尺寸。

相對于混合信號AISC的開發(fā)或更復(fù)雜的多芯片方案而言，可編程系統(tǒng)芯片的一個關(guān)鍵優(yōu)勢是其產(chǎn)品推出市場的時間較短。為了充分發(fā)揮這一優(yōu)勢，系統(tǒng)設(shè)計必須好好地加以組織，讓用戶能根據(jù)需求在高或低抽象度的水平下進(jìn)行開發(fā)和設(shè)計。

可編程系統(tǒng)芯片技術(shù)為系統(tǒng)設(shè)計人員提供的靈活性可以由類似于OSI通信層的多層設(shè)計抽象水平顯示出來。
這個層次模型提供了靈活的設(shè)計環(huán)境，可同時在高和低的抽象水平進(jìn)行設(shè)計?？删幊滔到y(tǒng)芯片堆棧有4個層次。0層類似于物理層，包括硬模擬IP和軟及/或硬數(shù)字IP。第1層控制與0層及0層中各部件之間的通信，與數(shù)據(jù)鏈路層類似。第2層很像OSI的表述層，負(fù)責(zé)將數(shù)據(jù)帶到一個端點，使到最終系統(tǒng)應(yīng)用(第3層)可以在其上工作，就像應(yīng)用層一樣。

0層即外設(shè)層(物理層)是可配置的功能塊，可以采用硬連接結(jié)構(gòu)，如PLL(鎖相環(huán))或模擬輸入通道，也可以在軟門電路上實現(xiàn)，如UART或PC接口。這些外設(shè)可以配置，并支持標(biāo)準(zhǔn)接口以便利通信和執(zhí)行。

第1層主干(鏈路層)連接和控制外設(shè)的存取。這應(yīng)該采用軟門電路結(jié)構(gòu)，可延展至任何規(guī)模的外設(shè)。主干層是總線和控制邏輯，負(fù)責(zé)管理外設(shè)配置，以確保其運(yùn)作正常。主干層還借助通用的外設(shè)接口和低層次狀態(tài)機(jī)，使外設(shè)管理能從系統(tǒng)設(shè)計中有效地卸除出來。主干層還能根據(jù)外設(shè)行為和定義的性能規(guī)范，對閾限標(biāo)識進(jìn)行置位和清零?？删幊滔到y(tǒng)芯片堆棧的靈活性允許設(shè)計人員直接配置外設(shè)，并且可按需要越過主干層，如這是所需的控制水平的話。

圖2 可編程系統(tǒng)芯片(PSC)技術(shù)的層次

第2層小型應(yīng)用附屬程序Applet(表述層)是獨立的應(yīng)用建構(gòu)模塊，利用Flash和模擬外設(shè)實現(xiàn)FPGA門電路內(nèi)指定的功能。小型應(yīng)用附屬程序通過與主干通信對激勵信號和板級事件做出響應(yīng)；即通過主干存取和操作外設(shè)，對激勵信號做出響應(yīng)或發(fā)起其他動作。作為可完全重復(fù)使用的IP結(jié)構(gòu)，小型應(yīng)用附屬程序能輕松導(dǎo)入設(shè)計環(huán)境及從設(shè)計環(huán)境中導(dǎo)出。這樣，設(shè)計人員就可迅速在其設(shè)計中導(dǎo)入多個小型應(yīng)用附屬程序，從而構(gòu)建復(fù)雜的設(shè)計。

第3層系統(tǒng)應(yīng)用程序(應(yīng)用層)是較大的用戶應(yīng)用程序，采用了一個或以上小型應(yīng)用附屬程序。由于在最高的抽象水平進(jìn)行設(shè)計，并且由可編程系統(tǒng)芯片技術(shù)堆棧予以支持，因此整個FPGA系統(tǒng)設(shè)計無須任何HDL(硬件描述語言)代碼便可設(shè)計出來。該應(yīng)用程序在FPGA門電路中實現(xiàn)，只要導(dǎo)入和配置多項小型應(yīng)用附屬程序即可生成。

用戶還可選配軟MCU內(nèi)核，以實現(xiàn)基于軟件和HDL設(shè)計方法的組合。系統(tǒng)的劃分非常靈活，可讓MCU置于小型應(yīng)用附屬程序之上，或在需要時吸收小型應(yīng)用附屬程序或小型應(yīng)用附屬程序與主干。

可編程系統(tǒng)芯片技術(shù)堆棧提供了非常靈活的設(shè)計環(huán)境示例。這種構(gòu)架使用戶可以獲得最大的設(shè)計靈活性，從最高水平的“選與點”設(shè)計(可實現(xiàn)快速的應(yīng)用開發(fā))到極低層次的設(shè)計(能實現(xiàn)最高的設(shè)計控制)以及兩者之間的水平。

支持工具

整合復(fù)雜可編程系統(tǒng)芯片的工具會帶來新的復(fù)雜性和需求。在這層面所要求的開發(fā)工具特性如下：

高水平的設(shè)計能力；

快速生成應(yīng)用程序的新方法；

軟/硬件協(xié)同驗證；

以總線為基礎(chǔ)的通信；

器件/系統(tǒng)建模及設(shè)計劃分；

創(chuàng)新的調(diào)試功能。
為了支持這種高水平的集成，開發(fā)工具必須協(xié)調(diào)配合。半導(dǎo)體器件和設(shè)計環(huán)境必須協(xié)調(diào)一致，從而達(dá)到事半功倍的產(chǎn)品開發(fā)效率。對設(shè)計人員來說，盡管添加了混合信號和Flash功能，可編程系統(tǒng)芯片環(huán)境下的設(shè)計工作應(yīng)當(dāng)與數(shù)字設(shè)計流程環(huán)境一樣流暢簡明。

這些新工具必須能讓設(shè)計人員在設(shè)計中輕松執(zhí)行和配置外設(shè)、在外設(shè)之間建立連接、創(chuàng)建或?qū)霕?gòu)件模塊或參考設(shè)計，以及進(jìn)行軟/硬件驗證。這些工具套件還應(yīng)包含全面的軟/硬件調(diào)試功能及整套實用程序，以簡化基于軟處理器內(nèi)核嵌入式解決方案的開發(fā)工作 (如ARM和8051)。

可編程系統(tǒng)芯片工具組必須為用戶提供軟/硬件設(shè)計中的高度靈活性，以便進(jìn)行系統(tǒng)建模。設(shè)計工程師和系統(tǒng)工程師能在FPGA邏輯門上自由劃分其應(yīng)用，也可通過選配軟處理器內(nèi)核或透過軟、硬件結(jié)合的方式在軟件中執(zhí)行。

設(shè)計生成工具必須提供非常靈活的環(huán)境以及多種選項。只要有足夠的FPGA邏輯門資源，用戶便能在設(shè)計環(huán)境中導(dǎo)入任何數(shù)量的小型應(yīng)用附屬程序。由圖形用戶界面支持，這些小型應(yīng)用附屬程序可以在設(shè)計及不同的外設(shè)中實現(xiàn)，只需單擊鼠標(biāo)便可進(jìn)行所有配置，過程中完全無須HDL編碼。與此同時，該工具鏈還會創(chuàng)建主干，連接所需的外設(shè)，以及生成低層處理所需的控制。所有這些都會在后臺自動完成，無須用戶直接介入。這些以圖形用戶界面為基礎(chǔ)的工具使用容易，而且提供快速的設(shè)計開發(fā)。這些工具并不排斥傳統(tǒng)的HDL編碼開發(fā)，讓習(xí)慣于這種開發(fā)流程的用戶也可采用HDL編碼來按需要連接各個門電路，或?qū)崿F(xiàn)高度定制化的設(shè)計。

由于可編程系統(tǒng)芯片技術(shù)增加了復(fù)雜性和前所未有的集成度，仿真因此在設(shè)計驗證中扮演舉足輕重的角色?；旌闲盘栐稍跀?shù)字邏輯中進(jìn)行行為化模型，并在數(shù)字環(huán)境中驗證?？删幊滔到y(tǒng)芯片工具解決方案必須提供整套數(shù)字化行為仿真模型，對所有集成在芯片上的各種資源給予仿真支持。這個策略能大幅降低工具成本，因為它不再需要昂貴的模擬建模工具，而能夠有效實現(xiàn)系統(tǒng)級仿真的模擬建模工具一般高達(dá)10萬美元。

由用戶或應(yīng)用生成器創(chuàng)建的RTL應(yīng)可順利地通過邏輯及物理綜合?？删幊滔到y(tǒng)芯片技術(shù)提供優(yōu)異的集成能力，為單芯片設(shè)計的驗證帶來很大挑戰(zhàn)。因此，必須采用先進(jìn)的調(diào)試工具在堆棧中各個應(yīng)用抽象層面進(jìn)行設(shè)計驗證。例如，用戶應(yīng)可在應(yīng)用指定的模塊中嵌入邏輯分析器，以實現(xiàn)實時傳感功能；并且還可將這些分析器與主干接口，實時地監(jiān)控外設(shè)的活動。此外，還需要額外的調(diào)試功能來讓用戶存取和修訂與外設(shè)、寄存器列、嵌入式SRAM和Flash內(nèi)存有關(guān)的配置。

由于可編程系統(tǒng)芯片平臺支持嵌入式處理解決方案，因此也必須支持流行的內(nèi)核，如8051和ARM7，才能實現(xiàn)最廣泛的應(yīng)用。由Actel和其他供應(yīng)商提供的工具能協(xié)助用戶用C語言構(gòu)建應(yīng)用，且特為可編程系統(tǒng)芯片器件上運(yùn)行的軟MCU而優(yōu)化。用戶可利用其軟件調(diào)試工具調(diào)試程序代碼，并在協(xié)同仿真的環(huán)境下執(zhí)行指令集仿真。

設(shè)計團(tuán)隊非常需要開放式的設(shè)計環(huán)境。這種設(shè)計環(huán)境能促進(jìn)技術(shù)生態(tài)系統(tǒng)的發(fā)展，使客戶、用戶群、第三方工具開發(fā)商和設(shè)計公司能夠聯(lián)結(jié)一起，形成互動。其中，每一位成員只需專注于自己所長，即可創(chuàng)造出一個高效和低成本的開發(fā)環(huán)境。系統(tǒng)設(shè)計人員能夠從生態(tài)系統(tǒng)掌握所需的資源。

可編程系統(tǒng)芯片技術(shù)和設(shè)計開發(fā)環(huán)境能讓用戶在高抽象度的層面進(jìn)行設(shè)計，并且輕易導(dǎo)入和導(dǎo)出小型應(yīng)用附屬程序。這些模塊化和已定義的小型應(yīng)用附屬程序更有助于IP的重復(fù)使用和共享?？蛻艨砷_發(fā)小型應(yīng)用附屬程序以支持其應(yīng)用，也可以將其混合、匹配和內(nèi)部共享。第三方工具供應(yīng)商可針對特定的縱向市場應(yīng)用開發(fā)小型應(yīng)用附屬程序生成器，又或采用模型將小型應(yīng)用附屬程序生成器作為工具鏈的一部分分發(fā)出去，從而加快設(shè)計開發(fā)。此外，系統(tǒng)設(shè)計人員還可結(jié)合處理器/微控制器生態(tài)系統(tǒng)，與多個解決方案供應(yīng)商共同協(xié)作。

總結(jié)

由于在有效性、易用性和成本效益上的固有優(yōu)勢，F(xiàn)PGA供應(yīng)商更容易開發(fā)可編程系統(tǒng)芯片解決方案。設(shè)計架構(gòu)決定了是否能縮短開發(fā)周期和降低開發(fā)成本，保持高度的靈活性，以滿足不同用戶群的各種需求。

采用類似于OSI網(wǎng)絡(luò)堆棧的開發(fā)環(huán)境能夠簡化開發(fā)流程，讓傳統(tǒng)的數(shù)字設(shè)計人員依照習(xí)慣在低層進(jìn)行設(shè)計；至于非傳統(tǒng)的FPGA設(shè)計人員則可通過導(dǎo)入和配置小型應(yīng)用附屬程序，在較高層次進(jìn)行設(shè)計。對于熟悉嵌入式處理器的設(shè)計人員來說，可以利用熟悉的C編碼并在軟件中進(jìn)行全盤設(shè)計。該模型還提供各種靈活的結(jié)構(gòu)化手段，充分發(fā)揮高集成水平，便利于IP的重復(fù)使用和加快設(shè)計開發(fā)。