在選用FPGA進(jìn)行設(shè)計(jì)時(shí)如何降低功耗

如今，各種規(guī)范和標(biāo)準(zhǔn)都對(duì)系統(tǒng)的整體功耗提出了越來(lái)越嚴(yán)格的要求，以至于系統(tǒng)設(shè)計(jì)師面臨越來(lái)越艱巨的挑戰(zhàn)。

傳統(tǒng)意義上，ASIC|0">ASIC和CPLD|0">CPLD是低功耗競(jìng)爭(zhēng)中當(dāng)仁不讓的贏家。但是由于相對(duì)成本較高，且用戶對(duì)高端性能和額外邏輯的要求也越來(lái)越多，在低功耗應(yīng)用中使用CPLD正在失去優(yōu)勢(shì)。ASIC也面臨相同的風(fēng)險(xiǎn)。而例如FPGA這樣日益增長(zhǎng)的可編程半導(dǎo)體器件正逐步成為備受青睞的解決方案。

開(kāi)始創(chuàng)建一個(gè)新的設(shè)計(jì)時(shí)，物料清單、成本、功耗、電路板尺寸和上市時(shí)間都是要認(rèn)真考慮的因素。在排定初始要求的優(yōu)先順序后，在選擇FPGA進(jìn)行系統(tǒng)設(shè)計(jì)之前，設(shè)計(jì)師還需要考慮多種因素。

應(yīng)該

1. 列出你的設(shè)計(jì)要點(diǎn)。要考慮FPGA在高速、低速或時(shí)鐘停止情況下的運(yùn)行時(shí)間分別有多長(zhǎng)？還要考慮如果器件睡眠時(shí)間較長(zhǎng)，那么在更高時(shí)鐘頻點(diǎn)的突發(fā)模式處理可以達(dá)到要求的吞吐量嗎？讓設(shè)計(jì)在較低的時(shí)鐘頻率下運(yùn)行更長(zhǎng)的時(shí)間是不是更好的選擇呢？針對(duì)這一過(guò)程，F(xiàn)PGA供應(yīng)商提供了功率分析和預(yù)測(cè)的輔助工具，但一些工具的分析結(jié)果較之實(shí)際情況顯得過(guò)于樂(lè)觀。

2. 對(duì)每一個(gè)產(chǎn)品狀態(tài)都要計(jì)算功耗。要計(jì)算覆蓋整個(gè)產(chǎn)品生命周期或預(yù)期電池工作時(shí)間內(nèi)的所有狀態(tài)下的功耗，要考慮到上電、待機(jī)、空閑、動(dòng)態(tài)和斷電等多種狀態(tài)。一個(gè)應(yīng)用于具有Wi-Fi通信功能的用戶手持設(shè)備中的FPGA，其可能只有5%的時(shí)間處于工作模式，其它20%的時(shí)間處于靜態(tài)，而75%的時(shí)間則處于待機(jī)狀態(tài)。

計(jì)算最壞情況下的靜態(tài)功耗。較新的FPGA技術(shù)可能具有超出設(shè)計(jì)師想像的靜態(tài)功耗，尤其是在過(guò)溫條件下。確保考慮了內(nèi)核、I/O和任何輔助電源。當(dāng)計(jì)算靜態(tài)功耗時(shí)，對(duì)每個(gè)元件都要應(yīng)用P=IV計(jì)算功耗。

3. 分析可預(yù)料的溫度和電壓變化要覆蓋整個(gè)產(chǎn)品功耗剖析過(guò)程。產(chǎn)品運(yùn)行期間的熱量和電壓變化需要計(jì)算在內(nèi)。

4. 估算系統(tǒng)每種工作模式(如短期的高性能工作，長(zhǎng)期的低性能工作) 下的電池的工作時(shí)間，進(jìn)而確定最佳的選擇。

圖：與其它半導(dǎo)體器件不同，F(xiàn)PGA有著一些獨(dú)特的功率特性。

不應(yīng)該

1. 忘記使用低功率模式時(shí)需要考慮的因素。一些節(jié)電模式要求實(shí)現(xiàn)時(shí)考慮電路板尺寸，因此要求設(shè)計(jì)應(yīng)該能夠適應(yīng)這種情況。一些模式不適合被使用，是因?yàn)閷?shí)現(xiàn)過(guò)程過(guò)于復(fù)雜，而且在設(shè)備進(jìn)入或離開(kāi)某個(gè)模式時(shí)需要等待一段長(zhǎng)到無(wú)法容忍的時(shí)間。例如，SRAM或SRAM混合FPGA提供的低功率模式要求器件重配置，此時(shí)的功耗可上涌至1W。

2. 讓用戶靜態(tài)RAM和高I/O電壓吸收過(guò)多的功率。當(dāng)使用本地或區(qū)域時(shí)鐘源創(chuàng)建時(shí)鐘區(qū)域時(shí)，要使用“enabled”邏輯屏蔽系統(tǒng)中的時(shí)鐘變化。用戶靜態(tài)RAM可能會(huì)吸收過(guò)多的功率，因此要選用能少用RAM的技術(shù)。I/O也會(huì)吸收大量功率，因此建議使用低電壓的TTL標(biāo)準(zhǔn)和較低的I/O電壓。采用串行低壓差分信號(hào)片到片數(shù)據(jù)傳輸要比片外并行總線節(jié)省更多的功率，而它可以采用雙倍數(shù)據(jù)速率寄存器實(shí)現(xiàn)。進(jìn)一步檢查元件能否被集成或者功能能否被精簡(jiǎn)，而較大的FPGA可以容納微控制器軟核，這些都可以節(jié)省功耗。

3. 僅依賴(lài)于測(cè)量得到的功率數(shù)據(jù)。要根據(jù)理論和功率模擬器的數(shù)字進(jìn)行計(jì)算，并了解這些數(shù)字是如何得來(lái)的。這些數(shù)字考慮了硅片變化嗎？要記住，今天在平臺(tái)上測(cè)得的結(jié)果與明天交付的低功率器件的實(shí)際表現(xiàn)可能有很大的出入。因此只根據(jù)測(cè)量數(shù)據(jù)計(jì)算功率時(shí)要十分小心。

4. 遺漏額外元件的功耗值。有時(shí)用某種FPGA技術(shù)實(shí)現(xiàn)解決方案可能需要額外的元件。例如，自啟動(dòng)設(shè)計(jì)可能需要用到存儲(chǔ)器，而非易失性FPGA可提供單片實(shí)現(xiàn)方案。

作者：Hezi Saar

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