FPGA應(yīng)用在列車閉塞控制系統(tǒng)提高系統(tǒng)集成與穩(wěn)定性

列車運行控制系統(tǒng)主要是以對列車運行方向，運行間隔和運行速度進(jìn)行控制，使列車能夠安全運行且提高運行效率，列車運行控制系統(tǒng)地面設(shè)備和車站聯(lián)鎖設(shè)備主要實現(xiàn)聯(lián)鎖控制功能，并生成列車控制所需基礎(chǔ)數(shù)據(jù)，通過車地信息傳輸通道將地面控制信息傳送給列車，經(jīng)列車運行控制設(shè)備進(jìn)行處理后，生成列車速度控制曲線，監(jiān)控列車安全，高速運行，列車控制系統(tǒng)以固定閉塞分區(qū)為基礎(chǔ)，分為分級速度列車運行控制系統(tǒng)設(shè)備，由地面設(shè)備及車載設(shè)備兩部分組成。地面設(shè)備由軌道電路，列車運行控制中心和維護(hù)系統(tǒng)三大部分構(gòu)成。

車載部分由雙重結(jié)構(gòu)組成安全型計算機(jī)接收地面?zhèn)鬏數(shù)挠嘘P(guān)信息，計算并生成速度控制曲線，速度控制與列車速度比較，對超速列車實行制動，列車運行控制中心對軌道電路參數(shù)計算形成線路參數(shù)，前方目標(biāo)距離，允許行車速度等不同信息，經(jīng)調(diào)制及鋼軌連續(xù)傳輸發(fā)給列車。維護(hù)系統(tǒng)對地面設(shè)備實行遠(yuǎn)程診斷與監(jiān)測管理。

列車的開環(huán)控制變?yōu)殚]環(huán)控制，實現(xiàn)了以車載設(shè)備為主的行車方式，通信信號一體化是現(xiàn)代鐵路重要發(fā)展趨勢，故障安全為最重要的技術(shù)條件；列控系統(tǒng)通常由地面控制中心或無線閉塞電路地面信號設(shè)備，車地傳輸設(shè)備和車載速度控制設(shè)備組成，用于控制列車運行速度保證行車安全和提高運輸能力的控制系統(tǒng)，列車的車載系統(tǒng)會適時將車載濾波器轉(zhuǎn)換到正確的頻率范圍上從而實現(xiàn)列車只接收正確的載波的數(shù)據(jù)幀，相應(yīng)的濾波器以電路選擇方式實現(xiàn)以準(zhǔn)備好對即將進(jìn)入?yún)^(qū)段的采用預(yù)定8種載頻之一進(jìn)行調(diào)制的安全數(shù)據(jù)幀接收和譯碼。

閉塞系統(tǒng)由軌旁盒與室內(nèi)控制組成，軌旁盒是連接電氣與室內(nèi)設(shè)備的中間設(shè)備，是軌道電路室外發(fā)送接收設(shè)備，系統(tǒng)核心是系統(tǒng)運行控制部分；其關(guān)鍵部分是放大濾波板，其實是把發(fā)生器發(fā)來的調(diào)制音頻電壓提升到所需要的電平，并通過帶通濾波器送到軌道饋入點，每種頻率都有自己的專用的放大濾波板。

發(fā)送濾波器輸入的信息：
FSK信號：由發(fā)送板送人，經(jīng)調(diào)制FSK方波信號，發(fā)送濾波器輸出的信息：
FSK正弦波信號，經(jīng)過電橋，送入方向轉(zhuǎn)換板，此信號是已經(jīng)放大和濾去高次諧波的相應(yīng)頻率的正弦波。

模擬前端硬件
信號接收端由跟隨器，運算放大器以及ADC組成。將接收到的移頻信號進(jìn)行放大整形送入ADC進(jìn)行模數(shù)轉(zhuǎn)換，將數(shù)字信號送至下級的FPGA實現(xiàn)的高精度FIR濾波器。如圖1-1所示：

圖1-1.FPGA濾波器實現(xiàn)方法

由于帶通濾波器的指標(biāo)比較高，若要實現(xiàn)相應(yīng)的指標(biāo)對于FIR濾波器的階數(shù)要求較高需要200階以上，如果采用傳統(tǒng)的濾波器實現(xiàn)方法，則需要耗費大量的邏輯資源和MAC乘累加單元，DFF寄存器需要幾K左右。如圖1-2所示，每一階則需要14bit的DFF資源乘上相應(yīng)的階數(shù)會占用很大的邏輯資源，MAC也需要與階數(shù)相同，硬件是無法滿足的。

圖1-2.傳統(tǒng)濾波器實現(xiàn)方法

考慮到同創(chuàng)國芯芯片中已有的資源包括DRM嵌入式存儲器、APM MAC乘累加單元和CLM邏輯單元，以及芯片的性能。采用如圖1-1的實現(xiàn)方法，則可以節(jié)省大量的邏輯單元和MAC乘累加器。

通過FPGA實現(xiàn)DSP算法可以極大提高系統(tǒng)性能和降低設(shè)計復(fù)雜度，以數(shù)字FIR 為例，通過優(yōu)化設(shè)計DSP執(zhí)行乘-累加MAC操作，順序執(zhí)行N個MAC中每一個操作，因此可達(dá)到最大運行速度大約為Fclock/NHz,其中Fclock為DSP最高時鐘頻率，而使用FPGA可以全并行地實現(xiàn)濾波器，其中并行執(zhí)行N個MAC操作（而不是順序執(zhí)行）對于同樣的Fclock濾波器執(zhí)行速度可以提高N倍。大多數(shù)DSP提供32位精度累加器用于保存MAC操作結(jié)果，而對于FPGA，理論上可以實現(xiàn)任意精度的操作，可以在10-16位寬度范圍內(nèi)實現(xiàn)大部分濾波器功能。

使用FPGA在閉塞列控系統(tǒng)的優(yōu)勢非常明顯：

同創(chuàng)國芯TITAN@系列可編程邏輯器件采用了完全自主產(chǎn)權(quán)的體系結(jié)構(gòu)和主流的40nm工藝。 PG系列產(chǎn)品包含創(chuàng)新的可配置邏輯單元（CLM）、專用存儲單元（DRM）、算術(shù)處理單元（APM）、多功能高性能I/O以及豐富的片上時鐘資源等模塊，為客戶提供高性能，大容量，差異化應(yīng)用的FPGA產(chǎn)品。 我們創(chuàng)新的提出具有自主知識產(chǎn)權(quán)的邏輯架構(gòu)“CLM”（Configurable Logic Module, 可配置邏輯模塊）-- 是TIIAN系列器件的基本邏輯單元，主要是由多功能LUT5，寄存器以及擴(kuò)展功能選擇器等組成，CLM集成了專用電路實現(xiàn)4:1多路選擇器功能和快速算術(shù)進(jìn)位邏輯；擴(kuò)展功能選擇器主要用于實現(xiàn)寬位查找表和輸出選擇功能. 這樣客戶在實現(xiàn)同級間邏輯級聯(lián)可以得到更高的速度；此外相鄰的兩個CLM之間還有一條基于LUT7的專用級聯(lián)鏈，用于組合生成LUT8。CLM的使用可通過關(guān)聯(lián)的綜合工具（Synplify Pro）和同創(chuàng)國芯電子有限公司的軟件Fabric Compiler來完成。CLM還可通過同創(chuàng)國芯軟件IP Compiler工具來構(gòu)成分布式RAM IP.舉個例子，在SDH 應(yīng)用領(lǐng)域為了實現(xiàn)SDH的嚴(yán)格同步時序需求，其支路單元TUPP 的管理指針為了適應(yīng)多路同步數(shù)據(jù)就需要更多的邏輯資源去同步數(shù)據(jù)，勢必造成邏輯的大量耗費，而分布式RAM 可以使以上設(shè)計節(jié)省大量的資源。

使用FPGA 替代傳統(tǒng)分立器件和傳統(tǒng)DSP器件可以精簡系統(tǒng)器件，降低EMI風(fēng)險及提高設(shè)計靈活性，而且設(shè)計資源可以重復(fù)利用提高設(shè)計資源的利用率，為企業(yè)降低資金投入。