高速PCI信號(hào)采集卡設(shè)計(jì)與實(shí)現(xiàn)綜合實(shí)例之：硬件系統(tǒng)實(shí)現(xiàn)

13.7硬件系統(tǒng)實(shí)現(xiàn)

13.7.1FPGA配置

FPGA作可編程器件，可以根據(jù)用戶的需要進(jìn)行現(xiàn)場(chǎng)可編程。為此，本系統(tǒng)實(shí)現(xiàn)了兩種編程配置方式。

一種是直接對(duì)FPGA進(jìn)行編程，使用JTAG模式，在QuartusII工具中輸出SOF文件（SRAMObjectFile）。其好處是編程速度快，并且由于是對(duì)FPGA的SRAM結(jié)構(gòu)進(jìn)行編程，編程次數(shù)要多得多，但是掉電后，SRAM保存的編程信息將會(huì)丟失。如圖13.17所示為JTAG配置模式的硬件連接方式。

另一種是通過對(duì)配置芯片進(jìn)行編程實(shí)現(xiàn)（AS模式）。配置芯片具有掉電保存能力，在系統(tǒng)上電時(shí)，F(xiàn)PGA首先從配置芯片中讀取編程數(shù)據(jù)，并對(duì)FPGA進(jìn)行加載。對(duì)配置芯片的編程使用ActiveSerial編程模式，在QuartusII工具中輸出POF文件（ProgrammerObjectFile）。如圖13.18所示是AS配置模式的硬件連接方式。

圖13.17JTAG模式硬件連接方式

圖13.18AS模式硬件連接方式

13.7.2PCI9054配置

PCI9054上電時(shí)，需要配置其內(nèi)部的PCI配置寄存器和本地配置寄存器以及其他相關(guān)寄存器，用來描述PCI9054在系統(tǒng)中的操作狀態(tài)。

相關(guān)的配置信息使用EEPROM來進(jìn)行存儲(chǔ)，EEPROM可以通過編程器進(jìn)行編程，也可以使用PLXSDK中的PLXMon工具進(jìn)行編程。該工具可將EEPROM的配置信息導(dǎo)入/導(dǎo)出為EEP文件，便于配置信息的保存和交換。

如圖13.19所示是PCI9054接口芯片的配置信息。

圖13.19PCI9054接口芯片配置信息

EEP文件是一個(gè)按照EEPROM寄存器順序保存寄存器值的文件，對(duì)應(yīng)于上面的配置信息，使用ultraedit軟件查看該EEP文件可以看到如圖13.20所示的信息。

圖13.20EEP文件信息

13.7.3PCI9054PCI總線連接規(guī)范

開發(fā)基于PCI總線的信號(hào)采集設(shè)備時(shí)，必須按照PCI局部總線的電氣規(guī)范對(duì)信號(hào)采集設(shè)備進(jìn)行設(shè)計(jì)。下面介紹幾個(gè)比較重要的電氣規(guī)范。

1．5V與3.3V信號(hào)環(huán)境

在PC環(huán)境中PCI局部總線的電氣規(guī)范提供了5V和3.3V兩種信號(hào)環(huán)境，這個(gè)從主板上PCI總線連接器上的分隔位置就可以看出。根據(jù)兩種信號(hào)環(huán)境，PCI信號(hào)采集設(shè)備的設(shè)計(jì)也要進(jìn)行相應(yīng)的調(diào)整。

PCI局部總線還提供了通用板的設(shè)計(jì)方案，可以同時(shí)支持5V和3.3V信號(hào)環(huán)境。根據(jù)這種方案設(shè)計(jì)的信號(hào)采集設(shè)備在連接到不同信號(hào)環(huán)境下的PCI總線連接器時(shí)，就可以自適應(yīng)調(diào)整設(shè)備上的供電需求。

2．?dāng)U展板技術(shù)指標(biāo)

這里只描述擴(kuò)展板（即信號(hào)采集設(shè)備）上的技術(shù)指標(biāo)，母版的技術(shù)指標(biāo)屬于主板上的設(shè)計(jì)規(guī)范，有興趣的讀者可以查閱PCI總線規(guī)范。

首先，擴(kuò)展板要指明板上電源的最大功耗，可以通過連接器上的PRSNT1#和PRSNT2#兩個(gè)信號(hào)進(jìn)行配置。如表13.4所示為擴(kuò)展板功耗選擇表。

表13.4 擴(kuò)展板功耗選擇表

其次，需要根據(jù)通用板的PCI連接器引腳分配表將PCI9054與連接器正確進(jìn)行連接。需要注意的是，5V、3.3V和通用板的連接器引腳分配是不一樣的，這是進(jìn)行PCB設(shè)計(jì)時(shí)需要特別注意的。

另外，PCI局部總線規(guī)范還對(duì)走線長(zhǎng)度做了一些限制。例如所有32位接口信號(hào)的最大長(zhǎng)度走線長(zhǎng)度為1.5inch；時(shí)鐘CLK的走線長(zhǎng)度為2.5±0.1inch，并且只能連接至一個(gè)負(fù)載上（在本案例中，只能連接至PCI9054上）。

13.7.4電源系統(tǒng)

電源系統(tǒng)的地位十分重要，但往往設(shè)計(jì)者對(duì)電源系統(tǒng)的重視程度不夠。一個(gè)合理、穩(wěn)定的電源系統(tǒng)可以大大減少系統(tǒng)故障的發(fā)生率。設(shè)計(jì)電源時(shí)應(yīng)考慮以下因素。

·電源系統(tǒng)輸出的電壓、電流、功率等因素。

·電源系統(tǒng)輸入的電壓、電流。

·電源的穩(wěn)定性因素。

·電源系統(tǒng)的輸出波紋。

·電源系統(tǒng)的兼容性。

·電磁干擾因素。

·電源系統(tǒng)的體積限制。

·電源系統(tǒng)功耗限制。

·電源系統(tǒng)的成本因素。

以上可以看出，設(shè)計(jì)一個(gè)好的電源系統(tǒng)需要考慮很多因素。

在本系統(tǒng)的電源系統(tǒng)中，由于是PCI設(shè)備，因此5V和3.3V都可以從PCI連接器上取得。而FPGA內(nèi)核需要的1.5V電壓（范圍是1.425V～1.575V）則采用低壓差線性穩(wěn)壓器（LDO）進(jìn)行設(shè)計(jì)。

線性電源模塊（LDO）優(yōu)點(diǎn)是成本低、噪聲小以及靜態(tài)電流小等。同時(shí)它需要的外圍電路很簡(jiǎn)單，通常只需要一兩個(gè)旁路電容即可。圖13.21所示是LDO模塊應(yīng)用示意圖。

如果采用固定輸出電源芯片，那么選擇的范圍就縮小了，只有個(gè)別芯片提供1.5V的輸出，大部分電源芯片的固定輸出是1.8V、2.5V和3.3V，但是都具有可調(diào)電壓的型號(hào)。其應(yīng)用電路連接如圖13.22所示。

VREF一般是1.25V，IADJ×R1可以忽略。假定輸入VIN為5V，VOUT為1.5V，那么R1/R2=1/5，而R1一般要求100~150W，那么可以選R1＝100W，R2＝500W。如果采用了固定電平輸出的芯片，只需要把R2焊0W，R1開路即可。

圖13.22LDO可調(diào)模塊應(yīng)用示意圖