<meter id="pryje"><nav id="pryje"><delect id="pryje"></delect></nav></meter>
          <label id="pryje"></label>

          新聞中心

          EEPW首頁 > 嵌入式系統(tǒng) > 設(shè)計應(yīng)用 > FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之: 約束及配置工程

          FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之: 約束及配置工程

          作者: 時間:2017-06-05 來源:網(wǎng)絡(luò) 收藏

          5.7 工程

          設(shè)計好工程文件后,首先要進行工程的主要包括器件選擇、管腳分配及時序約束等。時序約束屬于較為高級的應(yīng)用,通過時序約束可以使工程設(shè)計文件的綜合更加優(yōu)化。下面對這幾種約束方式進行介紹。

          本文引用地址:http://www.ex-cimer.com/article/201706/348818.htm

          5.7.1 器件選擇

          選擇“Assignments”菜單中的“Device”選項,如圖5.29所示。

          圖5.29 選擇器件

          在打開的器件設(shè)置對話框中,選用cyclone系列ep1c12Q240c8(或ep1c6Q240c8)型號,速度等級為8,如圖5.30所示。

          圖5.30 器件選擇設(shè)置對話框

          除了選擇器件的型號外,還要注意要選擇“Device Pin Options…”選項,打開器件對話框。在“General”選項卡中設(shè)置的方式(AS模式或JTAG模式),并選擇配置器件,如EPCS4,如圖5.31所示。

          在“Unused Pins”選項卡中可以設(shè)置未使用管腳的工作狀態(tài),如設(shè)置成輸入三態(tài),如圖5.32所示。

          圖5.31 設(shè)置配置模式 圖5.32 未使用管腳設(shè)置

          5.7.2 管腳分配

          選擇器件后,就可以為設(shè)計文件進行管腳分配了。選擇“Assignments”菜單中的“Pins”選項,打開管腳分配器,如圖5.33所示。

          圖5.33 管腳分配器

          已經(jīng)編譯過的所有輸入輸出信號都會自動顯示在分配列表中,無需手動添加。按照用戶的設(shè)計需求進行管腳定義,然后再編譯整個工程文件,即可進行下載。

          5.7.3 時序約束

          分配管腳后,在執(zhí)行完全編譯(Full Compilation)之前,可以利用“Assignments Editor”和“Settings”菜單的“Timing Requirements Options”對系統(tǒng)信號的時序特性進行設(shè)置,也可以使用“Timing wizard”向?qū)碓O(shè)置時序約束條件。

          設(shè)置時需約束后,經(jīng)過完全編譯,Timing Analyzer即可對設(shè)計自動進行時序分析。也可以在完全編譯期間進行時序分析,或在初始編譯后單獨進行時序分析。然后使用報告窗口、時序逼近布局圖和list_path_tcl命令查看時序結(jié)果。

          時序約束要求允許為整個工程、特定設(shè)計實體或個別實體、節(jié)點引腳等設(shè)置所需的速度性能。如果未指定時序約束條件,Timing Analyzer將使用默認設(shè)置運行分析。

          一般的時序約束包括最大頻率、建立時間、保持時間、時鐘至輸出延時、引腳至引腳延時以及最低時序要求等。還可以對多個時鐘域、路徑切割選項和默認外部延時等進行設(shè)置。下面是幾種常見約束的定義。

          · fmax(最大頻率):在不違反內(nèi)部建立時間(tsu)和保持時間(th)要求下可以達到的最大時鐘頻率。

          · tsu(時鐘建立時間):在觸發(fā)寄存器計時的時鐘信號已經(jīng)在時鐘引腳確立之前,經(jīng)由數(shù)據(jù)輸入或使能端輸入而進入寄存器的數(shù)據(jù)必須在輸入引腳處出現(xiàn)的時間長度。

          · th(時鐘保持時間):在觸發(fā)寄存器時鐘信號已經(jīng)在時鐘引腳確立之后,經(jīng)由數(shù)據(jù)輸入或使能端輸入而進入寄存器的數(shù)據(jù)必須在輸入引腳處保持的時間長度。

          · tco(時鐘至輸出延時):時鐘信號在觸發(fā)寄存器的輸入引腳上發(fā)生轉(zhuǎn)換之后,再由寄存器饋送信號的輸出引腳上取得的有效輸出所需的時間。

          · tpd(引腳至引腳延時):指定可接受的最少的引腳至引腳延時,引腳處信號通過組合邏輯進行傳輸并出現(xiàn)在外部輸出引腳上所需的時間。

          運行時序分析或者完整編譯之后,在“Processing”菜單中選擇“Compilation Report”選項,在彈出的報告欄中選擇“Timing Analyzer”即可產(chǎn)看分析結(jié)果。

          5.7.4 配置工程

          下面來介紹最常用的兩種配置模式。

          1.JTAG模式

          JTAG模式直接將邏輯下載至。這種模式下載速度快,但掉電即失,適合進行電路調(diào)試時使用,下載文件類型為sof文件。

          首先確認電纜已連接到主機與FPGA實驗平臺的JTAG插座上,選擇“Tools”菜單的Programmer下載器,如圖5.34所示。

          圖5.34 選擇下載器

          打開如圖5.35所示的下載器后,通過“Hardware Setup”按鈕選擇下載電纜(如USB、LPT、ByteBlasterII等)。然后選擇JTAG下載模式,并把“Program/Configure”勾上,即可進行下載。

          圖5.35 下載器對話框

          2.AS(Active Serial)模式

          AS模式將邏輯下載至配置芯片上(如EPCS4)。這種模式下載速度相對較慢,但掉電不失,適合調(diào)試結(jié)束后固化最后版本邏輯時使用,下載文件類型為pof文件。

          首先確認電纜已連接至AS插座上。選擇“Tools”菜單的Programmer下載器,同樣選擇電纜后,選用AS下載方式,再將“Program/Configure”勾上,即可下載,如圖5.36所示。

          圖5.36 AS下載模式



          關(guān)鍵詞: QuartusII 約束 FPGA 配置

          評論


          相關(guān)推薦

          技術(shù)專區(qū)

          關(guān)閉
          看屁屁www成人影院,亚洲人妻成人图片,亚洲精品成人午夜在线,日韩在线 欧美成人 (function(){ var bp = document.createElement('script'); var curProtocol = window.location.protocol.split(':')[0]; if (curProtocol === 'https') { bp.src = 'https://zz.bdstatic.com/linksubmit/push.js'; } else { bp.src = 'http://push.zhanzhang.baidu.com/push.js'; } var s = document.getElementsByTagName("script")[0]; s.parentNode.insertBefore(bp, s); })();