本土EDA巨頭華大九天多種解決方案 滿足客戶定制化需求

當前，芯片設計和制造的工藝節(jié)點走向納米量級，芯片功能越來越復雜，客戶定制化需求越來越多，F(xiàn)AB正在面臨著紛繁復雜的問題：工藝庫更新速度快定制多，工作處理的數(shù)據(jù)規(guī)模變得越來越大，IP與客戶數(shù)據(jù)融合工作越來越繁重復雜，版圖數(shù)據(jù)版本多差異小，快速出具DRC/LVS檢驗報告等。針對這些問題，華大九天提出了以下相應解決方案，這些方案貼近FAB工程師的使用習慣，兼具效率與精確的使用需求，確保Tape-out的順利交付。

Standard Cell/IP設計——Aether

華大九天Aether平臺可提供完整的數(shù)?；旌闲盘朓C設計解決方案，包含設計數(shù)據(jù)庫管理、工藝管理、原理圖編輯器、混合信號設計仿真環(huán)境、版圖編輯器、原理圖驅(qū)動版圖和混合信號布線器。無縫集成了華大九天全部工具以及其他主流第三方工具，使整個設計流程更加平滑、高效。Aether不僅支持以Vcell為核心的ePDK，同時支持不斷革新的iPDK及業(yè)界其他標準。華大九天與多家Foundry合作，已完成多款先進工藝PDK的開發(fā)。

Standard Cell/IP仿真——Aeolus-AS/iWave

隨著設計規(guī)模急劇增加和設計工藝復雜度的不斷提高，傳統(tǒng)SPICE仿真工具進行功能驗證時遇到前所未有的瓶頸。傳統(tǒng)SPICE仿真時間太長，許多設計要運行幾天甚至幾周時間;仿真容量巨大，超出傳統(tǒng)仿真工具處理能力;加上越來越多的PVT式設計無法得到全面準確的驗證，大大增加涉及風險。

Aeolus-AS是高精度的晶體管級并行SPICE仿真工具，能夠在保持高精度的前提下突破目前驗證大規(guī)模電路所遇到的容量、速度瓶頸，支持多核并行，大大提升仿真效率。它支持標準單元(可與主流建庫工具集成)、IP模塊的SPICE仿真分析;其獨有的RC約減和并行仿真技術，能夠有效滿足深亞微米及納米工藝的IP設計后仿真。與之對應額iWave高性能的混合信號波形顯示、分析工具，支持多種主流的波形格式，能夠便捷的對波形進行各種分析和后處理，比如measure，calculator等。

Standard Cell/IP驗證——Argus/FlashLVL/PVE

Argus是新一代納米級芯片驗證解決方案，提供獨有的扁平化、層次化和高效并行的驗證方式，抑郁定制擴充的語法驗證規(guī)則，且兼容主流物理驗證工具語法規(guī)則，在匹配主流工具驗證結(jié)果及速度的基礎上，能夠有效避免偽錯及漏錯。Argus支持DRC/LVS/LVL/ERC等多種驗證，PVE可以將驗證結(jié)果直接返標到Aether的原理圖、版圖設計中，也可以返標到主流的IC設計平臺中。

IP Merge——Skipper

Skipper是高效的版圖顯示、查看、編輯平臺，具有出眾的超大規(guī)模版圖數(shù)據(jù)處理能力;IP Merge功能支持圖形化界面、腳本等多種方式的快速IP合并;同時集成了Argus/FlashLVL，可以對版圖進行驗證并快速返標。Tape-out服務在foundry設計服務部門是重要的工作環(huán)節(jié)之一，工程師常常需要不斷檢閱客戶提交的設計數(shù)據(jù)，并做DRC查看、修正及其他邏輯運算，以保證芯片的可制造型及良率，Skipper的一體化平臺能夠幫助工程師進行各種格式數(shù)據(jù)的檢閱、對比以及DRC結(jié)果的反標，尤其以LVL的快速高效，大大提高生產(chǎn)率。在芯片組裝和sign-off階段，Skipper高效處理海量版圖數(shù)據(jù)的能力可以為版圖設計工程師提供快速便捷的版圖數(shù)據(jù)處理方案。

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