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	 > 嵌入式系統(tǒng) > 設(shè)計(jì)應(yīng)用 > 基于CPLD的PLC背板總線協(xié)議接口芯片的設(shè)計(jì)方案
          
    
          

          

          


	
	
	

          
	
          
		
          
			
          基于CPLD的PLC背板總線協(xié)議接口芯片的設(shè)計(jì)方案
          
						
          
				作者：
				時(shí)間：2017-06-05
				來(lái)源：網(wǎng)絡(luò)
				
				
				
				
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          設(shè)計(jì)了一組基于CPLD的PLC背板總線協(xié)議接口芯片，協(xié)議芯片可以區(qū)分PLC的背板總線的周期性數(shù)據(jù)和非周期性數(shù)據(jù)。詳細(xì)介紹了通過(guò)Verilog HDL語(yǔ)言設(shè)計(jì)狀態(tài)機(jī)、協(xié)議幀控制器、FIFO控制器的過(guò)程，25MHz下背板總線工作穩(wěn)定的試驗(yàn)結(jié)果驗(yàn)證了協(xié)議芯片設(shè)計(jì)的可行性。
          本文引用地址：http://www.ex-cimer.com/article/201706/348936.htm
          基于CPLD的PLC背板總線協(xié)議接口芯片的設(shè)計(jì)方案.doc
                                    
				
            
                
			
							
          
                
			              
              
            
          
		
          
		
          
		
          
		
          
		
          
			
            
				
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          關(guān)鍵詞：
            			            PLC
                        FIFO
                        CPLD
                        總線協(xié)議
                        
            
          
            
			
          
		
          	
		

	

          
	
	
          
		
          
			
          評(píng)論
          					
		
          
		
          
			
          
			
				
          
					
					
          
						
                        
					
          
				
          
                		
						
						
			
          
		
          
		
          
		
          
            
			
            
		
          
	
          
	
          
	
          
		

          
	
          
		
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