基于FPGA的IDE硬盤數(shù)據(jù)AES加解密研究與實(shí)現(xiàn) 作者: 時(shí)間:2017-06-05 來源:網(wǎng)絡(luò) 加入技術(shù)交流群 掃碼加入和技術(shù)大咖面對(duì)面交流海量資料庫(kù)查詢 收藏 提出了基于FPGA對(duì)IDE硬盤數(shù)據(jù)進(jìn)行AES加解密的方法。對(duì)算法進(jìn)行了改進(jìn)和優(yōu)化,以降低加解密過程對(duì)IDE硬盤數(shù)據(jù)傳輸速度的影響。基于FPGA的IDE硬盤數(shù)據(jù)AES加解密研究與實(shí)現(xiàn).pdf本文引用地址:http://www.ex-cimer.com/article/201706/349271.htm
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