Virtex－5 FPGA設(shè)計(jì)Gbps無(wú)線通信基站設(shè)計(jì)

引言

隨著以TD-SCDMA為代表的3G移動(dòng)通信全面進(jìn)入商用部署，LTE標(biāo)準(zhǔn)基本完成，華為、愛立信成功實(shí)現(xiàn)LTE標(biāo)準(zhǔn)的現(xiàn)場(chǎng)演示[1]，以LTE-A、IMT-Advanced為標(biāo)準(zhǔn)的下一代移動(dòng)通信技術(shù)、標(biāo)準(zhǔn)與系統(tǒng)的研發(fā)也已經(jīng)開始。

國(guó)際電信聯(lián)盟（ITU）已將3G之后的未來(lái)移動(dòng)通信技術(shù)正式定名為IMT-Advanced，在2007年世界無(wú)線電大會(huì)為之分配了新頻段，并已經(jīng)在2008年開始征集標(biāo)準(zhǔn)提案。中國(guó)也通過(guò)IMT-Advanced推進(jìn)組開始為ITU技術(shù)提案征集的準(zhǔn)備工作[2]，提出國(guó)內(nèi)技術(shù)提案應(yīng)具有高頻譜效率、低系統(tǒng)時(shí)延等特點(diǎn)，主要技術(shù)指標(biāo)應(yīng)達(dá)到：5－100MHz的可變系統(tǒng)帶寬；在固定和低速移動(dòng)情況下支持1Gbps的峰值速率，在高速移動(dòng)情況下支持100Mbps；基站側(cè)最多8根天線，終端

側(cè)最多4根天線；在移動(dòng)性上最高支持500km/h的移動(dòng)速度。

隨著技術(shù)研究與提案工作的進(jìn)行，基站系統(tǒng)的研發(fā)也已經(jīng)開始。本文研究工作依托于國(guó)家“863”計(jì)劃Gbps 無(wú)線傳輸關(guān)鍵技術(shù)與試驗(yàn)系統(tǒng)研究開發(fā)項(xiàng)目，研制面向LTE-A、IMT-Advanced等未來(lái)移動(dòng)通信標(biāo)準(zhǔn)，能夠驗(yàn)證相關(guān)技術(shù)并達(dá)到標(biāo)準(zhǔn)技術(shù)指標(biāo)的新型移動(dòng)通信基站原型。

Gbps無(wú)線通信系統(tǒng)的算法鏈路設(shè)計(jì)

為滿足未來(lái)移動(dòng)通信標(biāo)準(zhǔn)的需要[3]，在算法鏈路上Gbps系統(tǒng)采用時(shí)分雙工（TDD）、多天線（MIMO）、空時(shí)編碼、正交頻分復(fù)用（OFDM）、高階調(diào)制和LDPC編碼等高性能物理層傳輸技術(shù)，以實(shí)現(xiàn)Gbps系統(tǒng)所需的高數(shù)據(jù)速率業(yè)務(wù)傳輸和高頻譜效率。以頻分、時(shí)分為主的多址方式實(shí)現(xiàn)，能夠在多天線環(huán)境下對(duì)無(wú)線資源進(jìn)行靈活調(diào)配，在兼顧實(shí)時(shí)話音傳輸?shù)耐瑫r(shí)，最大程度上滿足分組數(shù)據(jù)傳輸?shù)男枰?/p>

具體而言，Gbps系統(tǒng)使用3.4GHz頻段，實(shí)際帶寬100MHz，移動(dòng)臺(tái)采用2發(fā)4收的天線，基站采用4發(fā)8收的天線，OFDM子載波數(shù)為2048子載波，有效為1*子載波。圖1是Gbps無(wú)線傳輸系統(tǒng)的算法鏈路示意圖。

圖 1 Gbps無(wú)線傳輸系統(tǒng)算法鏈路

Gbps基站系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)考慮

移動(dòng)通信基站往往在一個(gè)站址上同時(shí)有GSM、TD-SCDMA等多種標(biāo)準(zhǔn)的基站，越來(lái)越多地呈現(xiàn)多標(biāo)準(zhǔn)共存的局面，基站研發(fā)應(yīng)當(dāng)著眼于降低建設(shè)、運(yùn)營(yíng)維護(hù)和升級(jí)成本。對(duì)此，Gbps無(wú)線通信基站應(yīng)當(dāng)采用可重配置方式，在支持Gbps無(wú)線傳輸?shù)耐瑫r(shí)能夠兼容未來(lái)的LTE-A、IMT-Advanced標(biāo)準(zhǔn)，實(shí)現(xiàn)平滑演進(jìn)。

從實(shí)現(xiàn)技術(shù)上看，實(shí)現(xiàn)信號(hào)處理算法并支持可重配置需要可編程的處理器件，現(xiàn)代基站系統(tǒng)廣泛采用的可編程處理器以DSP和FPGA為主。盡管高端多核DSP的工作時(shí)鐘頻率已經(jīng)提升到1.2GHz，在TD-SCDMA基站中得到廣泛應(yīng)用，但還是無(wú)法滿足Gbps系統(tǒng)中同步、MIMO、LDPC等算法對(duì)信號(hào)處理復(fù)雜度和實(shí)時(shí)性的要求。因此，Gbps項(xiàng)目需要采用大容量的高性能FPGA來(lái)作為復(fù)雜算法的承載平臺(tái)。

從基站系統(tǒng)的互連與數(shù)據(jù)傳輸機(jī)制上看，互連連接所有的無(wú)線接口、網(wǎng)絡(luò)接口和計(jì)算資源，傳輸代表計(jì)算任務(wù)的數(shù)據(jù)，是使基站系統(tǒng)成為整體、協(xié)調(diào)運(yùn)行的關(guān)鍵要素。由于MIMO算法需要多天線輸入數(shù)據(jù)到多基帶處理芯片的傳輸，應(yīng)當(dāng)采用以交換式互連網(wǎng)絡(luò)和分組數(shù)據(jù)傳輸機(jī)制，更好滿足未來(lái)基站系統(tǒng)中MIMO、并行處理、動(dòng)態(tài)可重配置、計(jì)算資源動(dòng)態(tài)調(diào)度等的需要。

綜合以上設(shè)計(jì)實(shí)現(xiàn)考慮，經(jīng)過(guò)綜合調(diào)研考察，Gbps項(xiàng)目決定采用Xilinx公司Virtex-5系列FPGA構(gòu)架硬件系統(tǒng)平臺(tái)[4]，承載復(fù)雜的信號(hào)處理算法，采用串行RapidIO[5]技術(shù)作為板間高性能互連，采用千兆以太網(wǎng)（GE）連接業(yè)務(wù)服務(wù)器及LMT計(jì)算機(jī)。

Virtex-5 FPGA介紹

Virtex-5系列FPGA是Xilinx 率先發(fā)布和量產(chǎn)的65nm 平臺(tái)FPGA，目前包括LX、LXT、SXT、FXT及TXT等面向不同應(yīng)用的多個(gè)子系列。

Virtex-5系列FPGA最高工作時(shí)鐘可以達(dá)到550MHz，總邏輯單元數(shù)多達(dá)330,000個(gè)。提供了高達(dá)11.6 Mbit的靈活嵌入式Block RAM，能有效地存儲(chǔ)和緩沖各種運(yùn)算數(shù)據(jù)。多達(dá) 640個(gè)增強(qiáng)型嵌入式DSP48E slice塊，可以滿足高性能DSP算法加速的需要，實(shí)現(xiàn)352 GMACs的性能。Virtex-5 FXT系列FPGA提供多達(dá)兩個(gè)標(biāo)準(zhǔn)的PowerPC 440處理器模塊，每個(gè)處理器在550 MHz時(shí)鐘頻率下可提供1,100 DMIPS 的性能。利用PowerPC 440嵌入式處理器模塊，可快速方便地實(shí)現(xiàn)Gbps基站中復(fù)雜的控制和通信協(xié)議處理。

Virtex-5系列FPGA集成100Mbps–6.5Gbps的高性能收發(fā)器，配合FPGA內(nèi)部編程實(shí)現(xiàn)的串行RapidIO邏輯層模塊可以實(shí)現(xiàn)芯片間和板間高性能的數(shù)據(jù)交換互連。集成符合IEEE 802.3標(biāo)準(zhǔn)的10/100/1000Mbps以太網(wǎng)MAC硬核，連接外部GE PHY或直接使用FPGA本身的GTP/GTX，就可以實(shí)現(xiàn)高性能的千兆以太網(wǎng)接口。

算法對(duì)資源的需求及FPGA型號(hào)的確定

分析Gbps算法鏈路中各算法的不同實(shí)現(xiàn)特點(diǎn)并對(duì)運(yùn)算量以及使用的主要資源進(jìn)行估計(jì)，可以確定所需要使用的FPGA。表1是資源需求估計(jì)與FPGA選擇的結(jié)果，表2是目標(biāo)FPGA內(nèi)部資源情況的總結(jié)。

表1 Gbps無(wú)線通信基站系統(tǒng)算法鏈路對(duì)FPGA資源的需求

其中，發(fā)送端的LDPC編碼和接收端的LDPC譯碼，主要是邏輯運(yùn)算，無(wú)需乘法器資源，因此采用Virtex-5中的LXT實(shí)現(xiàn)。同步、FFT/IFFT、調(diào)制/解調(diào)、空時(shí)譯碼等算法需要消耗大量的乘法器資源，采用集成大量DSP48E模塊的SXT系列實(shí)現(xiàn)。MAC處理及網(wǎng)絡(luò)接口采用FXT系列FPGA中的2個(gè)PowerPC440處理器以及內(nèi)嵌的千兆以太網(wǎng)硬核實(shí)現(xiàn)。采用FPGA片內(nèi)的PowerPC處理器，可以大大地降低外部電路設(shè)計(jì)的復(fù)雜度，降低物理層與MAC層間數(shù)據(jù)交換的復(fù)雜性，降低系統(tǒng)傳輸延遲，而且可以利用PowerPC處理器應(yīng)用處理加速單元（APU）實(shí)現(xiàn)定制的指令，極大地提高M(jìn)AC處理的效率。

表 2 基站中使用的Virtex-5 FPGA資源及數(shù)量統(tǒng)計(jì)

基于Virtex-5 FPGA設(shè)計(jì)的Gbps無(wú)線通信基站

圖2是設(shè)計(jì)完成的Gbps無(wú)線通信基站基帶處理系統(tǒng)硬件實(shí)現(xiàn)框圖。

圖 2 Gbps無(wú)線通信基站基帶處理系統(tǒng)硬件實(shí)現(xiàn)框圖

根據(jù)算法需求分析的結(jié)果，Gbps基站系統(tǒng)最終以9片LX155T、17片SX95T、1片F(xiàn)X100T FPGA為中心構(gòu)建。其中用4片SX95T實(shí)現(xiàn)8天線的接收同步/解幀/解時(shí)隙，每片F(xiàn)PGA處理2天線；用4片SX95T完成全部8天線的OFDM接收的IFFT及信道估計(jì)；用8片SX95T完成4發(fā)8收的MIMO空時(shí)譯碼處理，用8片LX155T完成解調(diào)、解交織及LDPC譯碼；FX100T中的PowerPC440處理器完成MAC層收發(fā)數(shù)據(jù)處理；1片LX155T完成發(fā)送的LDPC編碼。所有FPGA均采用FF1136封裝，由于Virtex-5 FPGA采用管腳兼容設(shè)計(jì)，SXT、LXT和FXT可以直接替換，降低了PCB設(shè)計(jì)的工作量，增加了系統(tǒng)應(yīng)用的靈活性。

ADC使用TI公司的11bit的ADS62P15，DAC使用ADI公司AD9779A，ADC、DAC采樣時(shí)鐘及FPGA工作時(shí)鐘頻率為122.88MHz。

Gbps基站系統(tǒng)的互連設(shè)計(jì)如下：ADC與同步FPGA間采用差分LVDS連接；各組同步/解幀/解時(shí)隙與信道估計(jì)/IFFT的FPGA以及空時(shí)譯碼與LDPC譯碼FPGA之間直接采用48對(duì)差分LVDS連接；其余FPGA互連采用14端口Serial RapdIO交換機(jī)實(shí)現(xiàn)。Gbps基站系統(tǒng)的結(jié)構(gòu)和接口整體采用高級(jí)電信計(jì)算架構(gòu)（ATCA）和Serial RapidIO構(gòu)建，模塊化的結(jié)構(gòu)和基于交換的互連使得系統(tǒng)可以方便地增加基帶處理板卡的數(shù)量或擴(kuò)展新的功能模塊。

結(jié)論

LTE、IMT-Advanced等未來(lái)移動(dòng)通信系統(tǒng)要支持大量的寬帶用戶和極高的空中接口速率，使用MIMO、OFDM、LDPC等復(fù)雜的通信信號(hào)處理算法，具有動(dòng)態(tài)可重配置、計(jì)算資源動(dòng)態(tài)調(diào)度能功能，對(duì)基站的計(jì)算處理和互連提出了極高的要求。以單平臺(tái)多系列的Virtex-5系列FPGA為核心設(shè)計(jì)的Gpbs無(wú)線通信基站，采用基于交換的互連和分組的數(shù)據(jù)傳輸機(jī)制，可以驗(yàn)證各種未來(lái)無(wú)線通信所使用的算法與技術(shù)，實(shí)現(xiàn)Gbps的無(wú)線傳輸通信。

發(fā)布者：小宇