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          基于FPGA的USB側(cè)音測距信號發(fā)生器設(shè)計

          作者: 時間:2017-06-06 來源:網(wǎng)絡(luò) 收藏
            0 引言

            隨著我國航天技術(shù)的不斷進步,深空技術(shù)受到越來越多的關(guān)注。在深空系統(tǒng)中,中頻信號發(fā)生器對系統(tǒng)性能有著重要的意義。在(統(tǒng)一S頻段)系統(tǒng)中,原有的模擬電路實現(xiàn)的發(fā)射模塊存在性能不完善、輸入動態(tài)范圍小、可控性能差、不能適應(yīng)中心頻率大范圍變化、體積大等問題,為了解決上述問題,可在一個標準化通用數(shù)字調(diào)制信號發(fā)生器的平臺上,通過外圍的控制電路,實現(xiàn)對載波中心頻率、輸出功率、調(diào)相指數(shù)、音通/斷控制等參數(shù)的改變。

            以軟件無線電思想為核心,基于(可編程邏輯器件)的通用調(diào)制信號發(fā)生器的設(shè)計,進一步給出了實現(xiàn)中頻側(cè)音測距信號的硬件設(shè)計及軟件的設(shè)計思想,仿真結(jié)果及片上硬件數(shù)據(jù)采集結(jié)果證明了輸出信號的正確性,同時實現(xiàn)了靈活的參數(shù)可控性能。

            1 側(cè)音測距原理

            USB系統(tǒng)中可用的測距信號有偽碼、側(cè)音和偽碼加側(cè)音3種,形成不同的測距體制。目前微波統(tǒng)一系統(tǒng)中使用最多的是純側(cè)音測距。

            USB系統(tǒng)側(cè)音測距信號是一個正弦調(diào)相波,它由K個正弦副載波(可以被信息調(diào)制)所調(diào)制。為了減小各調(diào)制副載波之間的交調(diào)干擾,調(diào)制方式為窄帶調(diào)相。此調(diào)制信號表示為:

            式中:A為載波幅度;ωc為載波角頻率;mi為第i個正弦副載波對載波的調(diào)相指數(shù);Ωi為第i個正弦副載波的角頻率。

            USB系統(tǒng)采用7個側(cè)音,主側(cè)音為100 kHz,次測音為20 kHz、4 kHz、800 Hz、160 Hz、62 Hz及8 Hz;次側(cè)音經(jīng)頻譜折疊處理后,變?yōu)?00 kHz、20 kHz、16 Hz、16.8 Hz、16.16 Hz、16.032 Hz、16.008 Hz,稱為虛擬次側(cè)音。其中最高側(cè)音的選擇與測距精度要求有關(guān),次側(cè)音是側(cè)音匹配解模糊所必需的。

            在純側(cè)音測距系統(tǒng)中,有側(cè)音同時發(fā)送和順序輪發(fā)兩種方式,我們采用側(cè)音同時發(fā)送方式。這種方式,主側(cè)音f7一直發(fā)送,而在解模糊階段,每次按側(cè)音頻率由高到低順序加發(fā)一個虛擬次側(cè)音。主側(cè)音與虛擬次側(cè)音間依次音發(fā)送次序?qū)訉舆M行匹配解模糊,直至主側(cè)音與最低側(cè)音問匹配完成,即進入無模糊距離測量階段,此后,只發(fā)一個主側(cè)音。發(fā)送過程如圖1所示。

          本文引用地址:http://www.ex-cimer.com/article/201706/349470.htm  2 AD9957功能介紹

            AD9957是美國模擬器件公司生產(chǎn)的內(nèi)置14位D/A轉(zhuǎn)換器的直接數(shù)字頻率合成器(DDS)集成電路,基本框圖如圖2所示。

            AD9957采樣速度達到1 GSPS(10億次采樣每秒),同時,功耗比其他DDS減小50%以上,動態(tài)性能高達400 MHz輸出頻率,而且sFDR(無雜散動態(tài)范圍)高達80 dB以上,應(yīng)用到無線和有線系統(tǒng)中時。利用AD9957調(diào)制器或QDUC(正交數(shù)字上變頻器)提供的高達400 MHz中頻實時輸出達到簡化數(shù)據(jù)傳輸?shù)哪康?。AD9957還可提供用于快速編程的寬并行接口,具有一個更新速率達250 MHz的16 bit并行端口,允許每隔8 ns更新一次32 bit的頻率控制字。這種快速編程能力使之可以用于高速波形發(fā)生器、跳頻合成器、安全通信以及各種雷達和掃描系統(tǒng)等需要頻率或相位極快變化的場合。

            此外,AD9957支持高達400 MHz輸出的QDUC,由于AD9957內(nèi)部集成了高速DDS、14bit D/A轉(zhuǎn)換器、時鐘倍頻電路和數(shù)字濾波器,當應(yīng)用于無線或有線通信基礎(chǔ)設(shè)施系統(tǒng)時,可以實現(xiàn)基帶上的變頻,使數(shù)據(jù)傳輸簡單、成本低、效率高。1 GSPS的NCO(數(shù)控振蕩器)和D/A轉(zhuǎn)換器允許AD9957提供高達400 MHz的直接輸出,因此無需使用上變頻級,而且降低了對濾波器的要求。

            AD9957的主要特點:32位相位累加器;波特率達2 Mb/s的SPI接口;內(nèi)置1 024×32 bit RAM,可實現(xiàn)內(nèi)部調(diào)制功能;內(nèi)部采用1.8 V供電,超低功耗;內(nèi)置的低噪聲參考時鐘倍頻器允許用低成本、低頻外部時鐘作為系統(tǒng)時鐘,同時仍可提供優(yōu)良的動態(tài)性能;支持測試向量和幅度斜坡式控制功能。 3系統(tǒng)設(shè)計與實現(xiàn)

            系統(tǒng)具體實現(xiàn)框圖如圖3所示。硬件設(shè)計主要包括外圍控制、、AD9957和濾波放大電路。

            3.1外圍控制模塊設(shè)計

            外圍控制模塊主要由PC機和相應(yīng)的外圍控制電路組成,主要用來控制主、次側(cè)音的選擇及主、次側(cè)音所對應(yīng)的調(diào)相指數(shù)的選擇。


            3.2 設(shè)計

            本設(shè)計中(現(xiàn)場可編程門陣列)采用XILINX公司生產(chǎn)的XC3S200,主要應(yīng)用了VHDL可編程語言編寫核心處理模塊的硬件開發(fā)程序,其中包括時鐘產(chǎn)生模塊、側(cè)音生成模塊和初始化模塊3個模塊的設(shè)計。如圖4所示。

            時鐘產(chǎn)生模塊(clk_module)主要用來提供系統(tǒng)所需的統(tǒng)一工作時鐘及AD9957所需要的差分時鐘Clk_P和Clk_N,并為系統(tǒng)提供復(fù)位信號。

            側(cè)音生成模塊(ceyin_module)中采用XILINX公司提供的DDS IP CORE直接產(chǎn)生所需主側(cè)音和虛擬次側(cè)音,通過計算控制字作為DDS的輸入,即可得出相應(yīng)頻率的正弦信號輸出,再與外圍控制模塊送進的各自的調(diào)相指數(shù)m1、m2經(jīng)乘法器相乘后送加法器相加,最后經(jīng)查找表輸出兩路正余弦信號作為AD9957的兩路輸入信號。

            初始化模塊(AD9957_init)用來產(chǎn)生AD9957的配置信號,如片選信號CS、串口數(shù)據(jù)寫入SDIO信號等。使用Modelsim SE 6.0進行串口寫數(shù)據(jù)的時序仿真如圖5所示。

            3.3 AD9957設(shè)計


            式(2)中側(cè)音信號與載波信號進行正交調(diào)制后即可得到所需的側(cè)音測距信號。在設(shè)計中使用AD9957的QDUC模式,由FPGA送出的I/Q兩路信號與AD9957內(nèi)部DDS生成的載波信號進行調(diào)相調(diào)制后輸出,經(jīng)帶通濾波后即可得到所需的中頻(70 MHz)USB信號。使用XILINX公司的ChipScope Pro 8.2i進行實時數(shù)據(jù)采集。ChipScope Pro是針對XILINX公司FPGA的在線片內(nèi)信號分析工具,通過JTAG口在線、實時地讀出FPGA內(nèi)部信號。

            數(shù)據(jù)觀察窗口采集的數(shù)據(jù)如圖6所示。

            4 結(jié)束語

            本文給出了一種基于FPGA和AD9957的側(cè)音測距信號發(fā)生器設(shè)計,設(shè)計過程中充分利用了FPGA中特有的IP CORE來實現(xiàn)設(shè)計中所需的DDS、乘法器、加法器及查找表的功能,這樣不僅簡化了實現(xiàn)程序,而且節(jié)省了資源。同時通過外圍控制模塊的設(shè)計,實現(xiàn)了靈活的參數(shù)可控性能。

            本文所設(shè)計的中頻USB信號發(fā)生器已在某深空測距系統(tǒng)得以應(yīng)用。


          關(guān)鍵詞: PLD USB 測距 D/A FPGA

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