VHDL:中文版Verilog HDL簡(jiǎn)明教程：第3章 Verilog語(yǔ)言要素(續(xù))

反斜線(xiàn) ( ) 用于對(duì)確定的特殊字符轉(zhuǎn)義。
n 換行符
t 制表符
字符本身
字符
206 八進(jìn)制數(shù)206對(duì)應(yīng)的字符

3.7 數(shù)據(jù)類(lèi)型

　　Verilog HDL 有兩大類(lèi)數(shù)據(jù)類(lèi)型。
　　1) 線(xiàn)網(wǎng)類(lèi)型。net type 表示Verilog結(jié)構(gòu)化元件間的物理連線(xiàn)。它的值由驅(qū)動(dòng)元件的值決定，例如連續(xù)賦值或門(mén)的輸出。如果沒(méi)有驅(qū)動(dòng)元件連接到線(xiàn)網(wǎng)，線(xiàn)網(wǎng)的缺省值為z。
　　2) 寄存器類(lèi)型。register type表示一個(gè)抽象的數(shù)據(jù)存儲(chǔ)單元，它只能在always語(yǔ)句和initial語(yǔ)句中被賦值，并且它的值從一個(gè)賦值到另一個(gè)賦值被保存下來(lái)。寄存器類(lèi)型的變量具有x 的缺省值。

3.7.1 線(xiàn)網(wǎng)類(lèi)型

　　線(xiàn)網(wǎng)數(shù)據(jù)類(lèi)型包含下述不同種類(lèi)的線(xiàn)網(wǎng)子類(lèi)型。

* wire
* tri
* wor
* trior
* wand
* triand
* trireg
* tri1
* tri0
* supply0
* supply1

簡(jiǎn)單的線(xiàn)網(wǎng)類(lèi)型說(shuō)明語(yǔ)法為：

net_kind [msb:lsb] net1, net2, . . . , netN;

net_kind 是上述線(xiàn)網(wǎng)類(lèi)型的一種。msb和lsb 是用于定義線(xiàn)網(wǎng)范圍的常量表達(dá)式；范圍定義是可選的；如果沒(méi)有定義范圍，缺省的線(xiàn)網(wǎng)類(lèi)型為1位。下面是線(xiàn)網(wǎng)類(lèi)型說(shuō)明實(shí)例。

wire Rdy, Start; //2個(gè)1位的連線(xiàn)。
wand [2:0] Addr; //Addr是3位線(xiàn)與。

當(dāng)一個(gè)線(xiàn)網(wǎng)有多個(gè)驅(qū)動(dòng)器時(shí)，即對(duì)一個(gè)線(xiàn)網(wǎng)有多個(gè)賦值時(shí)，不同的線(xiàn)網(wǎng)產(chǎn)生不同的行為。例如，

wor Rde;
. . .
assign Rde = Blt Wyl;
. . .
assign Rde = Kbl | Kip;

本例中，Rde有兩個(gè)驅(qū)動(dòng)源，分別來(lái)自于兩個(gè)連續(xù)賦值語(yǔ)句。由于它是線(xiàn)或線(xiàn)網(wǎng)，Rde的有效值由使用驅(qū)動(dòng)源的值（右邊表達(dá)式的值）的線(xiàn)或(wor)表（參見(jiàn)后面線(xiàn)或網(wǎng)的有關(guān)章節(jié)）決定。

1. wire和tri線(xiàn)網(wǎng)
　　用于連接單元的連線(xiàn)是最常見(jiàn)的線(xiàn)網(wǎng)類(lèi)型。連線(xiàn)與三態(tài)線(xiàn)(tri)網(wǎng)語(yǔ)法和語(yǔ)義一致；三態(tài)線(xiàn)可以用于描述多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)同一根線(xiàn)的線(xiàn)網(wǎng)類(lèi)型；并且沒(méi)有其他特殊的意義。

wire Reset;
wire [3:2] Cla, Pla, Sla;
tri [ MSB－1 : LSB +1] Art;
如果多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)一個(gè)連線(xiàn)（或三態(tài)線(xiàn)網(wǎng)），線(xiàn)網(wǎng)的有效值由下表決定。
wire (或 tri) 0 1 x z
0 0 x x 0
1 x 1 x 1
x x x x x
z 0 1 x z
下面是一個(gè)具體實(shí)例：

assign Cla = Pla Sla;
. . .
assign Cla = Pla ^ Sla;

在這個(gè)實(shí)例中，Cla有兩個(gè)驅(qū)動(dòng)源。兩個(gè)驅(qū)動(dòng)源的值（右側(cè)表達(dá)式的值）用于在上表中索引，以便決定Cla的有效值。由于Cla是一個(gè)向量，每位的計(jì)算是相關(guān)的。例如，如果第一個(gè)右側(cè)表達(dá)式的值為01x, 并且第二個(gè)右測(cè)表達(dá)式的值為11z，那么Cla 的有效值是x1x (第一位0和1在表中索引到x, 第二位1和1在表中索引到1，第三位x 和z在表中索引到x)。

2. wor和trior線(xiàn)網(wǎng)
　　線(xiàn)或指如果某個(gè)驅(qū)動(dòng)源為1，那么線(xiàn)網(wǎng)的值也為1。線(xiàn)或和三態(tài)線(xiàn)或(trior)在語(yǔ)法和功能上是一致的。

wor [MSB:LSB] Art;
trior [MAX－1: MIN－1] Rdx, Sdx, Bdx;
如果多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)這類(lèi)網(wǎng)，網(wǎng)的有效值由下表決定。
wor (或 trior) 0 1 x z
0 0 1 x 0
1 1 1 1 1
x x 1 x x
z 0 1 x z

3. wand和triand線(xiàn)網(wǎng)
　　線(xiàn)與(wand)網(wǎng)指如果某個(gè)驅(qū)動(dòng)源為0，那么線(xiàn)網(wǎng)的值為0。線(xiàn)與和三態(tài)線(xiàn)與(triand)網(wǎng)在語(yǔ)法和功能上是一致的。

wand [-7 : 0] Dbus;
triand Reset, Clk;
如果這類(lèi)線(xiàn)網(wǎng)存在多個(gè)驅(qū)動(dòng)源，線(xiàn)網(wǎng)的有效值由下表決定。
wand (或 triand) 0 1 x z
0 0 0 0 0
1 0 1 x 1
x 0 x x x
z 0 1 x z

4. trireg線(xiàn)網(wǎng)
　　此線(xiàn)網(wǎng)存儲(chǔ)數(shù)值（類(lèi)似于寄存器），并且用于電容節(jié)點(diǎn)的建模。當(dāng)三態(tài)寄存器(trireg)的所有驅(qū)動(dòng)源都處于高阻態(tài)，也就是說(shuō)，值為z時(shí)，三態(tài)寄存器線(xiàn)網(wǎng)保存作用在線(xiàn)網(wǎng)上的最后一個(gè)值。此外，三態(tài)寄存器線(xiàn)網(wǎng)的缺省初始值為x。

trireg [1:8] Dbus, Abus;

5. tri0和tri1線(xiàn)網(wǎng)
　　這類(lèi)線(xiàn)網(wǎng)可用于線(xiàn)邏輯的建模，即線(xiàn)網(wǎng)有多于一個(gè)驅(qū)動(dòng)源。tri0（tri1）線(xiàn)網(wǎng)的特征是，若無(wú)驅(qū)動(dòng)源驅(qū)動(dòng)，它的值為0（tri1的值為1）。

tri0 [－3:3] GndBus;
tri1 [0:－5] OtBus, ItBus;
下表顯示在多個(gè)驅(qū)動(dòng)源情況下tri0或tri1網(wǎng)的有效值。

tri0 (tri1) 0 1 x z
0 0 x x 0
1 x 1 x 1
x x x x x
z 0 1 x 0(1)

6. supply0和supply1線(xiàn)網(wǎng)
　　supply0用于對(duì)“地”建模，即低電平0；supply1網(wǎng)用于對(duì)電源建模，即高電平1；例如:

supply0 Gnd, ClkGnd;
supply1 [2:0] Vcc;

3.7.2 未說(shuō)明的線(xiàn)網(wǎng)

　　在Verilog HDL中，有可能不必聲明某種線(xiàn)網(wǎng)類(lèi)型。在這樣的情況下，缺省線(xiàn)網(wǎng)類(lèi)型為1位線(xiàn)網(wǎng)。
可以使用`default_nettype編譯器指令改變這一隱式線(xiàn)網(wǎng)說(shuō)明方式。使用方法如下：

`default_nettype net_kind

例如，帶有下列編譯器指令：

`default_nettype wand

任何未被說(shuō)明的網(wǎng)缺省為1位線(xiàn)與網(wǎng)。

3.7.3 向量和標(biāo)量線(xiàn)網(wǎng)

　　在定義向量線(xiàn)網(wǎng)時(shí)可選用關(guān)鍵詞scalared 或vectored。如果一個(gè)線(xiàn)網(wǎng)定義時(shí)使用了關(guān)鍵詞vectored, 那么就不允許位選擇和部分選擇該線(xiàn)網(wǎng)。換句話(huà)說(shuō)，必須對(duì)線(xiàn)網(wǎng)整體賦值（位選擇和部分選擇在下一章中講解）。例如:

wire vectored [3:1] Grb;
//不允許位選擇Grb[2]和部分選擇Grb [3:2]
wor scalared [4:0] Best;
//與wor [4:0] Best相同，允許位選擇Best [2]和部分選擇Best [3:1]。
如果沒(méi)有定義關(guān)鍵詞，缺省值為標(biāo)量。

3.7.4 寄存器類(lèi)型

　　有5種不同的寄存器類(lèi)型。

* reg
* integer
* time
* real
* realtime

1. reg寄存器類(lèi)型
　　寄存器數(shù)據(jù)類(lèi)型reg是最常見(jiàn)的數(shù)據(jù)類(lèi)型。reg類(lèi)型使用保留字reg加以說(shuō)明，形式如下：

reg [ msb: lsb] reg1, reg2, . . . regN;
msb和lsb 定義了范圍，并且均為常數(shù)值表達(dá)式。范圍定義是可選的；如果沒(méi)有定義范圍，缺省值為1位寄存器。例如：
reg [3:0] Sat; //Sat為4 位寄存器。
reg Cnt; //1位寄存器。
reg [1:32] Kisp, Pisp, Lisp;
寄存器可以取任意長(zhǎng)度。寄存器中的值通常被解釋為無(wú)符號(hào)數(shù), 例如：
reg [1:4] Comb;
. . .
Comb = －2; //Comb 的值為14（1110），1110是2的補(bǔ)碼。
Comb = 5; //Comb的值為15（0101）。

2. 存儲(chǔ)器
　　存儲(chǔ)器是一個(gè)寄存器數(shù)組。存儲(chǔ)器使用如下方式說(shuō)明：

reg [ msb: 1sb] memory1 [ upper1: lower1],
memory2 [upper2: lower2],. . . ；
例如：
reg [0:3 ] MyMem [0:63]
//MyMem為64個(gè)4位寄存器的數(shù)組。
reg Bog [1:5]
//Bog為5個(gè)1位寄存器的數(shù)組。
MyMem和Bog都是存儲(chǔ)器。數(shù)組的維數(shù)不能大于2。注意存儲(chǔ)器屬于寄存器數(shù)組類(lèi)型。線(xiàn)網(wǎng)數(shù)據(jù)類(lèi)型沒(méi)有相應(yīng)的存儲(chǔ)器類(lèi)型。
　　單個(gè)寄存器說(shuō)明既能夠用于說(shuō)明寄存器類(lèi)型，也可以用于說(shuō)明存儲(chǔ)器類(lèi)型。

parameter ADDR_SIZE = 16 , WORD_SIZE = 8;
reg [1: WORD_SIZE] RamPar [ ADDR_SIZE－1 : 0], DataReg;

RamPar是存儲(chǔ)器，是16個(gè)8位寄存器數(shù)組，而DataReg是8位寄存器。
　　在賦值語(yǔ)句中需要注意如下區(qū)別：存儲(chǔ)器賦值不能在一條賦值語(yǔ)句中完成，但是寄存器可以。因此在存儲(chǔ)器被賦值時(shí)，需要定義一個(gè)索引。下例說(shuō)明它們之間的不同。

reg [1:5] Dig; //Dig為5位寄存器。
. . .
Dig = 5'b11011;

　　上述賦值都是正確的, 但下述賦值不正確：

reg BOg[1:5]; //Bog為5個(gè)1位寄存器的存儲(chǔ)器。
. . .
Bog = 5'b11011;

　　有一種存儲(chǔ)器賦值的方法是分別對(duì)存儲(chǔ)器中的每個(gè)字賦值。例如：

reg [0:3] Xrom [1:4]
. . .
Xrom[1] = 4'hA;
Xrom[2] = 4'h8;
Xrom[3] = 4'hF;
Xrom[4] = 4'h2;

　　為存儲(chǔ)器賦值的另一種方法是使用系統(tǒng)任務(wù)：
　　1) $readmemb （加載二進(jìn)制值）
　　2) $readmemb （加載十六進(jìn)制值）
　　這些系統(tǒng)任務(wù)從指定的文本文件中讀取數(shù)據(jù)并加載到存儲(chǔ)器。文本文件必須包含相應(yīng)的二進(jìn)制或者十六進(jìn)制數(shù)。例如：

reg [1:4] RomB [7:1] ;
$ readmemb (ram.patt, RomB);

Romb是存儲(chǔ)器。文件“ram.patt”必須包含二進(jìn)制值。文件也可以包含空白空間和注釋。下面是文件中可能內(nèi)容的實(shí)例。

1101
1110
1000
0111
0000
1001
0011

　　系統(tǒng)任務(wù)$readmemb促使從索引7即Romb最左邊的字索引，開(kāi)始讀取值。如果只加載存儲(chǔ)器的一部分，值域可以在$readmemb方法中顯式定義。例如：
$readmemb (ram.patt, RomB, 5, 3);

在這種情況下只有Romb[5],Romb[4]和Romb[3]這些字從文件頭開(kāi)始被讀取。被讀取的值為1101、1100和1000。
文件可以包含顯式的地址形式。

@hex_address value
如下實(shí)例：
@5 11001
@2 11010

在這種情況下，值被讀入存儲(chǔ)器指定的地址。
　　當(dāng)只定義開(kāi)始值時(shí)，連續(xù)讀取直至到達(dá)存儲(chǔ)器右端索引邊界。例如：

$readmemb (rom.patt, RomB, 6);
//從地址6開(kāi)始，并且持續(xù)到1。
$readmemb ( rom.patt, RomB, 6, 4);
//從地址6讀到地址4。

3. Integer寄存器類(lèi)型
　　整數(shù)寄存器包含整數(shù)值。整數(shù)寄存器可以作為普通寄存器使用，典型應(yīng)用為高層次行為建模。使用整數(shù)型說(shuō)明形式如下：

integer integer1, integer2,. . . intergerN [msb:1sb] ;

msb和lsb是定義整數(shù)數(shù)組界限的常量表達(dá)式，數(shù)組界限的定義是可選的。注意容許無(wú)位界限的情況。一個(gè)整數(shù)最少容納32位。但是具體實(shí)現(xiàn)可提供更多的位。下面是整數(shù)說(shuō)明的實(shí)例。

integer A, B, C; //三個(gè)整數(shù)型寄存器。
integer Hist [3:6]; //一組四個(gè)寄存器。

一個(gè)整數(shù)型寄存器可存儲(chǔ)有符號(hào)數(shù)，并且算術(shù)操作符提供2的補(bǔ)碼運(yùn)算結(jié)果。
整數(shù)不能作為位向量訪問(wèn)。例如，對(duì)于上面的整數(shù)B的說(shuō)明，B[6]和B[20:10]是非法的。一種截取位值的方法是將整數(shù)賦值給一般的reg類(lèi)型變量，然后從中選取相應(yīng)的位，如下所示：

reg [31:0] Breg;
integer Bint;
. . .
//Bint[6]和Bint[20:10]是不允許的。
. . .
Breg = Bint;
/*現(xiàn)在，Breg[6]和Breg[20:10]是允許的，并且從整數(shù)Bint獲取相應(yīng)的位值。*/

上例說(shuō)明了如何通過(guò)簡(jiǎn)單的賦值將整數(shù)轉(zhuǎn)換為位向量。類(lèi)型轉(zhuǎn)換自動(dòng)完成，不必使用特定的函數(shù)。從位向量到整數(shù)的轉(zhuǎn)換也可以通過(guò)賦值完成。例如:

integer J;
reg [3:0] Bcq;

J = 6; //J的值為32'b0000...00110。
Bcq = J; // Bcq的值為4'b0110。

Bcq = 4'b0101.
J = Bcq; //J的值為32'b0000...00101。

J = －6; //J 的值為 32'b1111...11010。
Bcq = J; //Bcq的值為4'b1010。

注意賦值總是從最右端的位向最左邊的位進(jìn)行；任何多余的位被截?cái)?。如果你能夠回憶起整?shù)是作為2的補(bǔ)碼位向量表示的，就很容易理解類(lèi)型轉(zhuǎn)換。

4. time類(lèi)型
　　time類(lèi)型的寄存器用于存儲(chǔ)和處理時(shí)間。time類(lèi)型的寄存器使用下述方式加以說(shuō)明。

time time_id1, time_id2, . . . ,time_idN [ msb:1sb];

msb和lsb是表明范圍界限的常量表達(dá)式。如果未定義界限，每個(gè)標(biāo)識(shí)符存儲(chǔ)一個(gè)至少64位的時(shí)間值。時(shí)間類(lèi)型的寄存器只存儲(chǔ)無(wú)符號(hào)數(shù)。例如:

time Events [0:31]; //時(shí)間值數(shù)組。
time CurrTime; //CurrTime 存儲(chǔ)一個(gè)時(shí)間值。

5. real和realtime類(lèi)型
　　實(shí)數(shù)寄存器（或?qū)崝?shù)時(shí)間寄存器）使用如下方式說(shuō)明：

//實(shí)數(shù)說(shuō)明：
real real_reg1, real_reg2, . . ., real_regN;
//實(shí)數(shù)時(shí)間說(shuō)明：
realtime realtime_reg1, realtime_reg2, . . . ,realtime_regN;
realtime與real類(lèi)型完全相同。例如:
real Swing, Top;
realtime CurrTime;
real說(shuō)明的變量的缺省值為0。不允許對(duì)real聲明值域、位界限或字節(jié)界限。

　　當(dāng)將值x和z賦予real類(lèi)型寄存器時(shí)，這些值作0處理。

real RamCnt;
. . .
RamCnt = 'b01x1Z;
RamCnt在賦值后的值為'b01010。

3.8 參數(shù)
　　參數(shù)是一個(gè)常量。參數(shù)經(jīng)常用于定義時(shí)延和變量的寬度。使用參數(shù)說(shuō)明的參數(shù)只被賦值一次。參數(shù)說(shuō)明形式如下：

parameter param1 = const_expr1, param2 = const_expr2, . . . ,
paramN = const_exprN;

下面為具體實(shí)例：

parameter LINELENGTH = 132, ALL_X_S = 16'bx;
parameter BIT = 1, BYTE = 8, PI = 3.14;
parameter STROBE_DELAY = ( BYTE + BIT) / 2;
parameter TQ_FILE = /home/bhasker/TEST/add.tq;

參數(shù)值也可以在編譯時(shí)被改變。改變參數(shù)值可以使用參數(shù)定義語(yǔ)句或通過(guò)在模塊初始化語(yǔ)句中定義參數(shù)值（這兩種機(jī)制將在第9章中詳細(xì)講解）。
習(xí)題

1. 下列標(biāo)識(shí)符哪些合法，哪些非法？
COunT, 1_2 Many, **1, Real?, wait, Initial
2. 系統(tǒng)任務(wù)和系統(tǒng)函數(shù)的第一個(gè)字符標(biāo)識(shí)符是什么？
3. 舉例說(shuō)明文本替換編譯指令？
4. 在Verilog HDL中是否有布爾類(lèi)型？
5. 下列表達(dá)式的位模式是什么？
7'o44, 'Bx0, 5'bx110, 'hA0, 10'd2, 'hzF
6. 賦值后存儲(chǔ)在Qpr中的位模式是什么？
reg [1:8*2] Qpr;
. . .
Qpr = ME ;
7. 如果線(xiàn)網(wǎng)類(lèi)型變量說(shuō)明后未賦值，其缺省值為多少？
8. Verilog HDL 允許沒(méi)有顯式說(shuō)明的線(xiàn)網(wǎng)類(lèi)型。如果是這樣，怎樣決定線(xiàn)網(wǎng)類(lèi)型？
9. 下面的說(shuō)明錯(cuò)在哪里？
integer [0:3] Ripple;
10. 編寫(xiě)一個(gè)系統(tǒng)任務(wù)從數(shù)據(jù)文件“memA.data”中加載32×64字存儲(chǔ)器。
11. 寫(xiě)出在編譯時(shí)覆蓋參數(shù)值的兩種方法。