汽車音響導(dǎo)航系統(tǒng)高速DDR200 PCB的信號完整性設(shè)計

在以往汽車音響的系統(tǒng)設(shè)計當(dāng)中， 一塊PCB上的最高時鐘頻率在30~50MHz已經(jīng)算是很高了，而現(xiàn)在多數(shù)PCB的時鐘頻率超過100MHz,有的甚至達到了GHz數(shù)量級。為此，傳統(tǒng)的以網(wǎng)表驅(qū)動的串行式設(shè)計方法已經(jīng)不能滿足今天的設(shè)計要求，現(xiàn)在必須采用更新的設(shè)計理念和設(shè)計方法，即將以網(wǎng)表驅(qū)動的串行的設(shè)計過程， 改變成將整個設(shè)計各環(huán)節(jié)并行考慮的一個并行過程。也就是說將以往只在PCB布局、布線階段才考慮的設(shè)計要求和約束條件， 改在原理圖設(shè)計階段就給予足夠的關(guān)注和評估，在設(shè)計初期就開始分析關(guān)鍵器件的選擇，構(gòu)想關(guān)鍵網(wǎng)線的拓?fù)浣Y(jié)構(gòu)，端接匹配網(wǎng)絡(luò)的設(shè)定， 以及在布線開始前就充分考慮PCB的疊層結(jié)構(gòu)，減免信號間的串?dāng)_方法，保證電源完整性和時序等因素。

本文主要介紹在汽車音響導(dǎo)航系統(tǒng)中使用的高速DDR200,在兼顧高速電路的基本理論和專業(yè)化設(shè)計經(jīng)驗的指導(dǎo)下， 保證信號完整性的PCB設(shè)計方法。

1 什么是DDR 及其基本工作原理

DDR SDRAM, 習(xí)慣稱為DDR.DDR SDRAM即雙倍速率同步動態(tài)隨機存儲器。

DDR內(nèi)存是在SDRAM 內(nèi)存基礎(chǔ)上發(fā)展而來的。SDRAM在一個時鐘周期內(nèi)只傳輸一次數(shù)據(jù)， 它是在時鐘的上升期進行數(shù)據(jù)傳輸;而DDR內(nèi)存則是一個時鐘周期內(nèi)傳輸兩次數(shù)據(jù)， 它能夠在時鐘的上升期和下降期各傳輸一次數(shù)據(jù)，因此稱為雙倍速率同步動態(tài)隨機存儲器。DDR內(nèi)存可以在與SDRAM相同的總線頻率下達到雙倍的數(shù)據(jù)傳輸率。

如下圖1和圖2所示，DDR SDRAM相對SDRAM多了兩個信號： CLK# 與DQS。

CLK# 與正常CLK時鐘相位相反， 形成差分時鐘信號。而數(shù)據(jù)的傳輸在CLK與CLK# 的交叉點進行， 即在CLK的上升與下降沿(此時正好是CLK#的上升沿)都有數(shù)據(jù)被觸發(fā)，從而實現(xiàn)雙倍速率傳輸。

DQS(DQ STrobe、數(shù)據(jù)選取脈沖)是DDRSDRAM中的重要功能， 主要用來在一個時鐘周期內(nèi)準(zhǔn)確的區(qū)分出每個傳輸周期，并在接收端使用DQS來讀出相應(yīng)的數(shù)據(jù)DQ。

DQS在上升沿和下降沿都有效，與數(shù)據(jù)信號同時生成。DQS和DQ都是三態(tài)信號雙向傳輸。在讀操作時，DQS信號的邊沿在時序上與DQ 的信號邊沿處對齊， 而寫操作時，DQS信號的邊沿在時序上與DQ信號的中心處對齊。

下面以圖1-DDR SDRAM讀操作時序圖為例，說明DQS的控制原理：

①在沒有數(shù)據(jù)輸出的狀態(tài)時，DQS處于高阻抗水平。

② 接到READ指令后，DQS信號變?yōu)榈妥杩梗?并較數(shù)據(jù)輸出時間提前一個周期。

③ D Q S 信號在CLK與CLK# 的交叉點與數(shù)據(jù)信號同時生成，頻率與CLK相同。

④DQS信號持續(xù)到讀脈沖突發(fā)完了為止，完了后再度恢復(fù)到高阻抗水平。

2 基本規(guī)格

DDR SDRAM的基本規(guī)格(表1)。

表1 DDR SDRAM的基本規(guī)格

3 DDR200 的PCB 設(shè)計方法

下面以汽車音響導(dǎo)航系統(tǒng)中使用的DDR200為例，從PCB疊層結(jié)構(gòu)的選擇、布線拓?fù)浣Y(jié)構(gòu)、串?dāng)_、電源完整性和時序等方面考慮的PCB設(shè)計方法。

3.1 PCB疊層結(jié)構(gòu)的選擇

線路板的疊層結(jié)構(gòu)直接決定了信號在各導(dǎo)體層的傳輸速度及延遲時間。根據(jù)電路構(gòu)成及結(jié)構(gòu)限制，結(jié)合高速信號及電源的返回路徑等EMI要求，在設(shè)計初期確定好疊層結(jié)構(gòu)以及重要信號的布線層是十分重要的。本例的疊層結(jié)構(gòu)及重要信號的布線層如圖3 所示。

根據(jù)板材不同， 導(dǎo)體銅厚， 各絕緣層厚及介電常數(shù)等也會有差異，導(dǎo)致高速信號傳輸線的特性阻抗Zo及傳輸延時Tpd的不同。

板材中絕緣介質(zhì)的介電常數(shù)εr=4.0,絕緣層厚PP1=60μm,PP2=200μm,PP3=800μm,導(dǎo)體銅厚35μm,且線寬W=100μm時，信號在表層(L1、L6)的傳輸延時Tpd≒140ps,特性阻抗Zo≒56Ω，在內(nèi)層L3布線的傳輸延時Tpd≒170ps,特性阻抗Zo≒84Ω。

3.2 DDR SDRAM信號的布線標(biāo)準(zhǔn)

為控制傳輸線的阻抗及延時等的影響， 要先確定以下的布線設(shè)計標(biāo)準(zhǔn)：

*高速信號線條寬度，以保證傳輸線特性阻抗值：差分信號Zo 100Ω，其他信號Zo≒50Ω。

*為減少傳輸線間的串?dāng)_，確定最小間距值。實際布線時要盡可能加大間距。

*可用過孔的孔直徑及過孔焊盤直徑：

①Build-up積層激光沖壓孔②內(nèi)層盲埋孔(L2到L5使用)③通孔(L1到L6用)④各種過孔焊盤間最小間距。

3.3 DDR SDRAM器件的布局結(jié)構(gòu)圖

DDR的數(shù)據(jù)傳送通常是一個發(fā)射端對應(yīng)多個接收端的結(jié)構(gòu)， 為實現(xiàn)數(shù)據(jù)的同步傳送，延遲時間的控制尤為重要。在構(gòu)建器件Layout的時候重點考慮傳輸線分歧節(jié)點的選定，各段傳輸長度相等等要求。如圖4,將DDR相關(guān)電路中的元器件都放在同一個面上， 并通過 星型及Y 型拓?fù)浣Y(jié)構(gòu)實現(xiàn)CLK、Data數(shù)據(jù)組，及Address/Command等各數(shù)據(jù)組之間的等長布線控制。

3.4 高頻信號的布線優(yōu)先順序

依照設(shè)計要求的嚴(yán)格程度從最重要的信號線開始布起，順序為：

CLK→Data→Address/Command

3.5 CLK差分信號的布線方法

針對DDR200中使用的CLK差分信號，布線拓?fù)鋱D如圖5 .布線注意點如下：

①差分阻抗要實現(xiàn)100Ω。

② 差分對CLK與CLK# 要等長布線，但總長度不要過長。

即CLK( A - B - C 1 - D 1 ) = CLK( A - B -C1-D2)= CLK( A - B - C 2 - D 3 ) = CLK( A - B -C2-D4)3.6 DATA組的布線方法。

如圖6, 標(biāo)明了DATA組所選的布線拓?fù)鋱D。布線注意點如下：

① 所有D A T A 信號從N A V I - C P U出發(fā)到每個D R A M 的長度都要相等( 即A - B - C段)。

②等長布線的誤差可以按同一Bit列及各組Bit間的誤差來控制，如表2。

表2

3.7 Address/Command的布線方法

如圖7,標(biāo)明了Address/Command組所選的布線拓?fù)鋱D。布線注意點如下：

① 總布線長( A - B - C - D ) 等長， 且與CLK間的長度誤差控制在一定范圍內(nèi)。

②D段(D1,D2,D3,D4)的布線要等長。

3.8 等長布線的設(shè)計方法

為實現(xiàn)DATA組、Address/Command組等網(wǎng)線的等長控制，可以采用曲線(或稱矩形線)的布線方法。但若曲線的長度過長或曲線間寬度DM過短，會因為電磁場間的耦合導(dǎo)致信號的傳輸延遲短于預(yù)想時間，過早被傳送到接收端，造成信號傳輸不等時的現(xiàn)象。

3.9 電源與地的布線方法

DDR200所使用的電源有2.5V、3.3V、Vref、Vtt等。布線注意點如下：

①Vref作為輸入Buffer用的基準(zhǔn)電壓，要避免混入其他信號的噪音。布線時要同時注意同層信號間的耦合及相鄰上下層間的耦合問題。還要避免跟Vtt(終端電壓)的互相干擾。尤其在本例的疊層結(jié)構(gòu)中，要注意與第3層CLK線的層間耦合影響。

②為降低Vtt的走線阻抗，盡可能增加布線寬度，推薦鋪電源面。

4 結(jié)語

本文在DDR200工作原理的基礎(chǔ)上介紹了實現(xiàn)設(shè)備高性能的PCB設(shè)計方法。如今數(shù)字電路已經(jīng)出現(xiàn)了更高速的DDR2 及DDR3,希望本文的設(shè)計思路及高速信號的布線方法能對大家的設(shè)計有所幫助。