FPGA在4G系統(tǒng)中的應用

除了語音連接之外，數(shù)字蜂窩無線網(wǎng)絡(如GSM和增強的GSM-EDGE)現(xiàn)在可以提供更高的數(shù)據(jù)傳輸速率，理論上可達到384kbps的限制。第三代移動網(wǎng)絡(如CDMA2000、WCDMA、TD-SCDMA)目前正在全球范圍內(nèi)部署。這些系統(tǒng)提供視頻流媒體，互聯(lián)網(wǎng)瀏覽等業(yè)務服務，使用稱為高速分組接入(HSPA)的技術(shù)，在理論上可以提供下行速率高達14.4Mbps。

未來基礎(chǔ)設(shè)施的發(fā)展(泛稱為4G系統(tǒng))專注于以很低的成本提供更高的速度和更強的功能。在這一發(fā)展的前沿有兩種技術(shù)： 3GPP LTE用于蜂窩/移動技術(shù)(通常簡寫為LTE)，以及針對寬帶無線接入的WiMAX。 WiMAX已經(jīng)贏得了早期進入市場的支持，但一些漫游和基站之間的切換問題依然存在。主要的蜂窩網(wǎng)絡運營商支持LTE，將其作為未來的選擇技術(shù)。這兩個4G標準使用基于OFDM(正交頻分調(diào)制)的通用空中接口標準以及MIMO天線網(wǎng)絡。這些先進的技術(shù)能夠使信號從更高的噪聲閾值中恢復出來。

這些復雜且有時相互競爭的技術(shù)的共存，要求設(shè)備能夠支持多種空中接口標準，并需要進行更復雜的基帶處理。同時，這些系統(tǒng)必須提供足夠的靈活性，以適應發(fā)展規(guī)劃，滿足未來所需的增加帶寬的要求。為滿足人們對綠色環(huán)保要求，這些設(shè)備還要求有更低的功率預算。

在第二代基站系統(tǒng)中，宏基站通常位于天線的下面，RF功率放大器緊靠基帶和前置放大器。該系統(tǒng)的一個發(fā)展趨勢是用于分布式基站。在這些系統(tǒng)中，基帶處理獨立于射頻功率部分。從架構(gòu)上講，從宏基站移動到分布式基站系統(tǒng)(圖1)，可以大大降低系統(tǒng)成本。此外，宏基站與天線的距離必須在150米之內(nèi)，因為在電纜中會有50％的RF功率損失。這些設(shè)備更新和維護的成本很高，更好的解決辦法是采用分布式遠程無線網(wǎng)絡，基帶部分相距很遠，帶有射頻功率放大器的遠程射頻單元(RRU)可直接安裝在天線桿上。通過光纖和標準接口如通用公共無線接口(CPRI)或開放式基站架構(gòu)計劃(OBSAI)，RRU單元可以鏈接到基帶。

無線基礎(chǔ)設(shè)施中的FPGA

可編程技術(shù)的特點是能夠跟隨基站設(shè)計的演進，因為通常設(shè)計在規(guī)范被完全批準之前就開始了?；拘枰罅康腁SIC器件，FPGA通常被用作接口和粘合邏輯：能夠快速修正設(shè)計錯誤，或支持專門的DSP器件的功能。隨著無線標準的演變，基站的復雜性也相應大大增加。FPGA也在不斷發(fā)生變化，其性能和邏輯密度大大增加。工程師開始將FPGA用于更復雜的功能，例如數(shù)字下變頻(DDC)和數(shù)字上變頻(DUC)。針對在基站設(shè)計中的這些功能，F(xiàn)PGA提供的靈活性意味著現(xiàn)在FPGA成為設(shè)計過程中的重要元件。

LatticeECP3 FPGA擁有許多特性，如多個嵌入式DSP塊、嵌入式存儲器和SERDES功能。這些功能與無線系統(tǒng)的不斷發(fā)展的需求緊密相關(guān)，因此它們得到了設(shè)計工程師的選用。FPGA的靈活性使工程師能快速修改設(shè)計，而不必等待使用另一個ASIC重新設(shè)計電路板，從而加快產(chǎn)品的上市時間。

遠程無線單元/頭

RRU功能包括一個具有數(shù)字信號處理功能的收發(fā)器卡、射頻轉(zhuǎn)換、功率放大器、雙工器和低噪聲放大器(LNA)的射頻前端。收發(fā)器卡的設(shè)計往往是寬帶的，在無線標準和工作頻帶之間有80~90％之間的元器件通用性。一個典型的單元如圖2所示。

FPGA的可重構(gòu)特性允許軟件無線電(SDR)技術(shù)支持多種無線標準，如WCDMA、WiMAX以及通用基帶的LTE。對于MIMO天線系統(tǒng)，該單元必須為每根天線提供一個發(fā)射器和接收器對。

下一代網(wǎng)絡將比目前部署的網(wǎng)絡運行的頻率高得多，通常會超過2GHz，此外還需提供更高的數(shù)據(jù)傳輸率。主要的RRU設(shè)計問題是功耗和射頻功率放大器的成本。大信號峰值平均功率比(PAPR)要求功率放大器傳送的更大功率。雖然這種情況很少發(fā)生，但設(shè)計必須實現(xiàn)這個功能，這將導致更高的成本。射頻晶體管在大功率時呈現(xiàn)非線性，將造成信號失真和帶外發(fā)射。大信號峰值平均功率比和4G系統(tǒng)非線性的共同影響，可能導致功率放大器將只運行在其總輸出功率的20~30％，整個效率只有10~15％。而GSM功率放大器的運行可達到100％利用率和高達70％效率。對于這個問題的解決辦法，是在最后的功率放大器前預先處理這個信號。這種方式最終使得放大的射頻信號具有最佳的性能。在這一過程中可以使用兩種方法：振幅因子縮小(CFR)和數(shù)字預失真(DPD)。

波峰因子縮小工作原理是智能地限制功率放大器輸入的最大波形振幅，因此產(chǎn)生峰值輸出功率。這有效地降低了這個信號的PAPR，同時保持所需信號的精確度和頻譜特性。在低功耗或微型基站中，如WiMAX或Picocell，可以采用它而無需DPD。

另一方面，通過應用一種使輸入信號失真的方式，DPD能夠使功率放大器線性化。這種方式考慮了功率放大器的傳輸特性，因此使任何信號失真無效，這是功率放大器的特性導致的。在射頻輸出功率大于1~2瓦的大功率系統(tǒng)中，它通常與CFR相結(jié)合。這些技術(shù)的使用特性和效果如圖3所示。

在RRU中使用CFR 和 DPD技術(shù)，可以讓系統(tǒng)工程師使用比采用其他技術(shù)更低成本的功率放大器。這兩種方法都需要大量的DSP處理功能，以實現(xiàn)行必要的算法。最重要的是，它們還要求一定的可適性，因為它們需要適應功率放大器傳輸特性的任何變化，這種變化可能發(fā)生在溫度和時間變化的情況下。

RRU內(nèi)遠程無線處理器的合并是對這個問題的解決方案之一。傳統(tǒng)上，ASIC被廣泛用于蜂窩基站的設(shè)計，但是它們的設(shè)計周期長、固定成本高且不靈活，不適合仍在不斷發(fā)展的市場。對于這個問題，分立的DSP處理器似乎是另一個解決方案，但分析表明，在多種標準的基站實現(xiàn)方面，它們也有局限性。另一方面，具有嵌入式DSP單元、SerDes功能和軟處理器的FPGA在一個可重構(gòu)的芯片中提供所有的功能。這個器件就是萊迪思半導體公司的ECP3。對任何帶有SERDES功能的FPGA器件而言，這個FPGA具有業(yè)界最低的功耗和價格。該系列產(chǎn)品提供遵守XAUI抖動標準的多協(xié)議3.2G SERDES、DDR1/2/3存儲器接口、功能強大的DSP功能和高密度的片上存儲器。與帶有SERDES功能的FPGA相比，所有這些功能只需競爭產(chǎn)品的一半功耗和一半價格。

不過，在選擇FPGA時必須要認真考慮，以滿足系統(tǒng)的物理和性能參數(shù)要求。獲得實現(xiàn)RRU的關(guān)鍵功能的IP核，對整個系統(tǒng)的解決方案而言至關(guān)重要。作為IP合作伙伴計劃的一部分，萊迪思公司與擁有豐富蜂窩無線系統(tǒng)經(jīng)驗的Affarii公司一起致力于該項工作。LatticeECP3 FPGA 與Affarii的IP結(jié)合在一起，提供了一個靈活的平臺，可以在FPGA架構(gòu)中組合構(gòu)建RRU所需的所有IP模塊。

針對發(fā)送和接收，RRU處理器的功能是多路復用和調(diào)制這個信號數(shù)據(jù)到射頻載波。圖4給出了萊迪思的IP和Affarii提供的IP。這些塊用不同的顏色加以區(qū)別。

針對不同的具體應用，可以對CFR配置進行優(yōu)化。最高載波配置的模擬可以決定精確的參數(shù)。在設(shè)計工具和文檔提供了標準的系統(tǒng)配置，對于用戶自己的應用，用戶還可以創(chuàng)建自定義的配置，使用IP模型和有IP核的仿真環(huán)境。將CFR IP放置在LFE-70E FPGA中進行布局和布線，資源利用率如表1a所示。

通過針對功率放大器的特性來確定DPD工作的配置是最好的方法。DPD核本身支持診斷接口，以提供現(xiàn)場或測試源的數(shù)據(jù)分析。使用這個工具，可以實現(xiàn)放大器的非線性復雜特性，因此可以針對DPD決定最好的配置。因為它測量實時的放大器參數(shù)，這個過程還可突出顯示在設(shè)計放大器時所需作出的改進。表1b給出了將DPD放置在Lattice LFE-70EP中進行布局和布線所需的資源。

該Affarii IP不僅包括了CFR和DPD功能，而且還有DUC、DDC和匹配引擎的功能，這是基站結(jié)構(gòu)的重要組成部分。

由萊迪思提供的主要IP塊是CPRI和OBSAI。這些是使用FPGA中帶有的嵌入式SERDES功能的高速接口，連接遠程基帶至RRU。以太網(wǎng)MAC提供監(jiān)測和控制系統(tǒng)的功能。設(shè)計師也可以選擇使用LatticeMico32軟微處理器用于RRH通用處理和控制，以減少元件的數(shù)量和節(jié)省成本。用先進的存儲器接口和通用I / O(GPIO)接口可以完成該系統(tǒng)。

本文小結(jié)

FPGA現(xiàn)在已發(fā)展成為高度集成的器件，可以包括嵌入式ASIC類型的功能，提供增強的接口功能。軟微處理器功能加上DSP處理器和嵌入式存儲器，意味著在基站設(shè)計中使用的FPGA，將用一個可重構(gòu)芯片提供功能核?？删幊唐骷峁┑膬?yōu)點將使產(chǎn)品能夠更快地進入市場，靈活地適應新標準和不斷發(fā)展的具有成本效益的標準。